دوره 22، شماره 4 - ( مجله مهندسی برق و الکترونیک ایران - جلد 22 شماره 4 1404 )
جلد 22 شماره 4 صفحات 138-131 |
برگشت به فهرست نسخه ها
Download citation:
BibTeX | RIS | EndNote | Medlars | ProCite | Reference Manager | RefWorks
Send citation to:
BibTeX | RIS | EndNote | Medlars | ProCite | Reference Manager | RefWorks
Send citation to:
shekarriz Fomani M, Niaraki Asli R. Design of a Fully Hardened Latch Against SEDU with Input Transient Fault Filtering Capability Using an Enhanced C-Element. Journal of Iranian Association of Electrical and Electronics Engineers 2025; 22 (4) :131-138
URL: http://jiaeee.com/article-1-1698-fa.html
URL: http://jiaeee.com/article-1-1698-fa.html
شکرریز فومنی مریم، نیارکی اصلی راهبه. طراحی لچ کاملاً مقاوم در برابر SEDU با قابلیت فیلترکردن خطای گذرای ورودی با استفاده از C-Element تقویتشده. نشریه مهندسی برق و الکترونیک ایران. 1404; 22 (4) :131-138
دانشکده مهندسی برق- دانشگاه گیلان
چکیده: (4 مشاهده)
با کاهش ابعاد ترانزیستورها، ولتاژ تغذیه و ظرفیت خازنی گرهها در فناوریهای کوچک مقیاس، حساسیت مدارات دیجیتال نسبت به خطاهای نرم، شامل خطای گذرای ورودی، تک رخداد یک گره واژگونی و تک رخداد دو گره واژگونی، به طور چشمگیری افزایش مییابد؛ از این رو طراحی لَچهای مقاوم برای حفظ قابلیت اطمینان و پایداری عملکرد ضروری است. در این پژوهش، لَچی کاملاً مقاوم در برابر تک رخداد دو گره واژگونی با قابلیت فیلتر کردن خطای گذرای ورودی ارائه میشود که در آن از C-Element تقویتشده بهعنوان سازوکار اصلی جلوگیری از انتشار خطا استفاده شده است. شبیهسازیها با فناوری گیت همهطرفه انجام شده و نتایج نشان میدهد لچ پیشنهادی نسبت به طرحهای مورد مقایسه، توان مصرفی را از 77/34% تا 80/73% کاهش داده، تأخیر انتشار را 84/1% تا 38/23% کم کرده و حاصل ضرب توان–تأخیر را 87/8٪ تا 24/71٪ بهبود میدهد. همچنین این لچ قادر است خطای گذرای ورودی را تا پهنای پالس 9/7 پیکوثانیه فیلتر کند. افزون براین، تحلیل مونتکارلو نشان میدهد طرح پیشنهادی در برابر تغییرات فرایندی و شرایط محیطی از پایداری و یکنواختی قابل توجهی برخوردار است.
واژههای کلیدی: واژههای کلیدی: لچ کاملاً مقاوم، تک رخداد دو گره واژگونی، خطای گذرای ورودی، فناوری GAA، حاصل ضرب توان–تأخیر
نوع مقاله: پژوهشي |
موضوع مقاله:
الکترونیک
دریافت: 1402/12/2 | پذیرش: 1404/9/28 | انتشار: 1404/11/17
دریافت: 1402/12/2 | پذیرش: 1404/9/28 | انتشار: 1404/11/17
فهرست منابع
1. [1] Sh. Taghipour and R. Niaraki Asli, "Impact of Negative Bias Temperature Instability on Gate All-Around Flip-Flops", Proc. Int. Conf. on Journal of Electronic Testing, pp. 100-105,2019. [DOI:10.1007/s10836-019-05774-3]
2. [2] M. Singh Narula and A. Pandy, "A Comprehensive Review on FinFET, Gate All Around, Tunnel FET : Concept, Performance and Challenges", 8th International Conference on Signal Processing and Communication (ICSC),2022. [DOI:10.1109/ICSC56524.2022.10009504]
3. [3] IEEE INTERNATIONAL ROADMAP FOR DEVICES AND SYSTEMS IEEE,International Roadmap for Devices and Systems - IEEE IRDS™,2022.
4. [4] Binaei R, Gholami M. Introducing New Structures for D-Type Latch and Flip-Flop in Quantum-Dot Cellular Automata Technology and its Use in Phase-Frequency Detector, Frequency Divider and Counter Circuits. Journal of Iranian Association of Electrical and Electronics Engineers 2021; 18 (1) :71-80
5. [5] Gholami M, Rahimpour H. New JK-Latch and Flip-Flop in Quantum-Dot Cellular Automata Technology with Minimal Area. Journal of Iranian Association of Electrical and Electronics Engineers 2025; 22 (2) :183-187 [DOI:10.61882/jiaeee.22.2.183]
6. [6] A. Yan, K. Qian, T. Song, Z. Huang, T. Ni, Y. Chen and X. Wen, "A double-node-upset completely tolerant CMOS latch design with extremely low cost for high-performance applications", INTEGRATION, the VLSI journal Elsevier,2022. [DOI:10.1016/j.vlsi.2022.04.008]
7. [7] Xu, H.; Liu, X.; Yu, G.; Liang, H.; Huang, Z. "LIHL: Design of a Novel Loop Interlocked Hardened Latch. Electronics", 2021. [DOI:10.3390/electronics10172090]
8. [8] S.N.Mozaffari and A.Afzali-Kusha, "Statistical Model for Subthreshold Current Considering Process Variations", IEEE Asia Smposium on Quality Electronic Design,2010. [DOI:10.1109/ASQED.2010.5548311]
9. [9] F.M.Sajjade, N.K.Goyal, B. K. S. V. L. Varaprasad and R.Moogina, "Radiation Hardened by Design Latches-A Review and SEU Fault Simulations", Microelectronics Reliability, 83: 127-135,2018. [DOI:10.1016/j.microrel.2018.02.017]
10. [10] Omana, Martin, Daniele Rossi, TusharaSandeep Edara, and Cecilia Metra. "Impact of aging phenomena on latches' robustness", IEEE Transactions on Nanotechnology 15, no. 2 (2016). [DOI:10.1109/TNANO.2015.2494612]
11. [11] H. Nan and K. Choi, "High Performance, Low Cost, and Robust Soft Error Tolerant Latch Designs for Nanoscale CMOS Technology", IEEE Transactions on Circuits and Systems-I: REGULAR PAPERS,2012. [DOI:10.1109/TCSI.2011.2177135]
12. [12] R. Rajaei, M. Tabandeh and M. Fazeli, "Single Event Multiple Upset (SEMU) Tolerant Latch Designs in Presence of Process and Temperature Variations", Journal of Circuits, Systems, and Computers, Vol. 24, No. 1,2015. [DOI:10.1142/S0218126615500073]
13. [13] S. Kumar and S. Kumaravel, "Design and Analysis of SEU Hardened Latch for Low Power and High Speed Applications", Journal of Low Power Electronics and Applications,2019. [DOI:10.3390/jlpea9030021]
14. [14] A. Yan, H. Liang, Z. Huang and C. Jiang, "High-performance, low-cost, and highly reliable radiation hardened latch design", Electronics Letters,2016. [DOI:10.1049/el.2015.3020]
15. [15] A. Yana, Z. Huangb, X. Fangc, Y. Ouyangc and H. Deng, "Single event double-upset fully immune and transient pulse filterable latch design for nanoscale CMOS", Microelectronics Journal,2017. [DOI:10.1016/j.mejo.2017.01.001]
16. [16] A.Yan, Y. Chen, Z. Xu, Z. Chen, J. Cui, Z. Huang, P. Girard, X. Wen, "Design of Double-Upset Recoverable and TransientPulse Filterable Latches for Low Power and LowOrbit Aerospace Applications", IEEE Transactions on Aerospace and Electronic Systems,2016.
17. [17] A. Yan, Z. Fan, L. Ding, J. Cui, Z. Huang, Q. Wang, H. Zheng, P. Girard, X. Wen, "Cost-Effective and Highly Reliable Circuit-Components Design for Safety-Critical Applications", IEEE Transactions on Aerospace and Electronic Systems,2022. [DOI:10.1109/TAES.2021.3103586]
18. [18] S. Wang, L. Wang, M. Guo, Y. Li, B. Li, "A Novel DNU Self-Recoverable and SET Pulse Filterable Latch Design for Aerospace Applications", Electronics12051193, 2023. [DOI:10.3390/electronics12051193]
19. [19] S. JaeYoung, Ch. WooYoung, P. JuHee, L. JongDuk, P. Byung-Gook, "Design Optimization of Gate-All-Around (GAA) MOSFETs", IEEE Transactions on Nanotechnology, Vol. 5, No. 3, pp. 186-191,2006. [DOI:10.1109/TNANO.2006.869952]
20. [20] D. Mohan-V, L. Chng-Hsun, A. Niknejad, H. Chenming, "BSIM-CMG: A compact model for multi-gate transistors, in: J.P. Colinge, chap.3 of FinFETs and Other Multi-Gate Transistors", Springer, New York, NY, USA, pp. 113-151,2008.
21. [21] Z. Huang1, H. Wang, D. Ma, H. Liang, Y. Ouyang, A. Yan, "Low Overhead and High Stability Radiation‑Hardened Latch for Double/Triple Node Upsets", Journal of Electronic Testing, 39:289-301, 2023. [DOI:10.1007/s10836-023-06064-9]
22. [22] S.S. Hatefinasab, A. Ohata, A. Salina, E. Castillo AND N. Rodriguez, "Highly Reliable Quadruple-Node Upset-Tolerant D-Latch", Digital Object Identifier 10.1109/ACCESS,2022. [DOI:10.1109/ACCESS.2022.3160448]
23. [23] H. XU, C. SUN,L.ZHOU, H. LIANG, Z. HUANG, "Design of a Highly Robust Triple-Node-Upset Self-Recoverable Latch", IEEE Access, Vol. 9,2021. [DOI:10.1109/ACCESS.2021.3104335]
ارسال پیام به نویسنده مسئول
| بازنشر اطلاعات | |
 |
این مقاله تحت شرایط Creative Commons Attribution-NonCommercial 4.0 International License (CC BY NC 4.0) قابل بازنشر است. |
