دوره 16، شماره 2 - ( مجله مهندسی برق و الکترونیک ایران - جلد 16 شماره 2 1398 )
جلد 16 شماره 2 صفحات 112-101 |
برگشت به فهرست نسخه ها
Download citation:
BibTeX | RIS | EndNote | Medlars | ProCite | Reference Manager | RefWorks
Send citation to:
BibTeX | RIS | EndNote | Medlars | ProCite | Reference Manager | RefWorks
Send citation to:
Tiznobeyk M, Farshidi E. Decrease in Hardware Consumption and Quantization Noise of Digital Delta-Sigma Modulators and Implementation by VHDL. Journal of Iranian Association of Electrical and Electronics Engineers 2019; 16 (2) :101-112
URL: http://jiaeee.com/article-1-937-fa.html
URL: http://jiaeee.com/article-1-937-fa.html
تیزنوبیک مهدی، فرشیدی ابراهیم. کاهش سختافزار و توان نویز کوانتیزه در مدولاتورهای دلتا-سیگمای دیجیتال و پیاده سازی توسط زبان توصیف سختافزار VHDL. نشریه مهندسی برق و الکترونیک ایران. 1398; 16 (2) :101-112
گروه برق - دانشکده مهندسی - دانشگاه شهید چمران اهواز - اهواز- ایران
چکیده: (3365 مشاهده)
DOR: 98.1000/1735-7152.1398.16.101.0.2.1603.76
در این مقاله یک ساختار جدید برای مدولاتور دلتا-سیگمای دیجیتال پیشنهاد شده است، که علاوهبر کاهش سختافزار مبتنی بر روش تودرتو، سطح توان نویز کوانتیزه خروجی و شاخکهای موجود در آن نسبت به معماریهای قبلی کاهش یافته است. بهمنظور کاهش تاخیر مدار، توان مصرفی و افزایش فرکانس بیشینه از جمعکنندههای پایپلاین و پرش رقم نقلی استفاده شده است. شبیهسازی ساختار پیشنهادی نشان میدهد که نویز کوانتیزهdB 15 نسبت به معماری مرسوم کاهش می یابد. همچنین نتایج پیادهسازی دیجیتال کاهش 20% سختافزار، 15% توان مصرفی و افزایش 3 برابری فرکانس کاری بیشینه را گزارش میدهد.
واژه‌های کلیدی: مدولاتور دلتا-سیگمای دیجیتال، معماری تودرتو، نویز کوانتیزه، شاخک، پایپلاین، جمع‌کننده‌ی پرش رقم نقلی، ترکیب کننده فرکانس کسری
ارسال پیام به نویسنده مسئول
| بازنشر اطلاعات | |
 |
این مقاله تحت شرایط Creative Commons Attribution-NonCommercial 4.0 International License (CC BY NC 4.0) قابل بازنشر است. |
