Sistanizadeh M, Hosseini R. Design and Simulation of a 2GHz, 64×64 bit Arithmetic Logic Unit in 130nm CMOS Technology. Journal of Iranian Association of Electrical and Electronics Engineers 2021; 18 (1) :81-91
URL:
http://jiaeee.com/article-1-592-fa.html
سیستانی زاده مریم، حسینی رضا. طراحی و شبیه سازی یک واحد حساب و منطق 64×64 بیتی با سرعت کلاک 2 گیگا هرتز در تکنولوژی 130 نانومتر. نشریه مهندسی برق و الکترونیک ایران. 1400; 18 (1) :81-91
URL: http://jiaeee.com/article-1-592-fa.html
گروه مهندسی برق، واحد خوی، دانشگاه آزاد اسلامی، خوی
چکیده: (2987 مشاهده)
در این مقاله هدف طراحی یک واحد حساب و منطق 64×64 بیتی با توان، تأخیر پایین و سرعت بالا می باشد. واحد حساب و منطق عملیات محاسباتی نظیر جمع و ضرب را انجام می دهد. جمع کننده ها نقش مهمی در واحد حساب و منطق دارند. برای طراحی جمع کننده، از ترکیب جمع کننده های انتخاب کننده ی نقلی و جمع کننده پیش بینی کننده نقلی و همچنین از مدار "جمع کننده با یک" برای دستیابی به سرعت بالا و سخت افزار کم استفاده شده است. در طراحی ضرب کننده از الگوریتم بوث و از ساختار والاس استفاده شده است. ضرب کننده ارائه شده بر اساس تکنیک خط لوله می باشد. در ساختار والاس از کمپرسورها برای فشرده سازی حاصلضرب های جزئی استفاده شده است. استفاده از الگوریتم بوث برای تولید حاصلضرب های جزئی، منجر به بهبود سرعت ضرب کننده شده است. تأخیر و توان مصرفی بدست آمده برای جمع کننده 64 بیتی در ولتاژ تغذیه 3.1 ولت و فرکانس 2 گیگا هرتز به ترتیب برابر 112 پیکو ثانیه و 12 میلی وات و برای ضرب کننده، تأخیر برابر با 291 پیکوثانیه و توان 950 میلی وات می باشد. ساختارهای ارائه شده با استفاده از تکنولوژی CMOS 130nm پیاده سازی شده اند.
نوع مقاله:
پژوهشي |
موضوع مقاله:
الکترونیک دریافت: 1397/3/7 | پذیرش: 1398/4/26 | انتشار: 1400/1/1