دوره 22، شماره 1 - ( مجله مهندسی برق و الکترونیک ایران - جلد 22 شماره 1 1404 )
جلد 22 شماره 1 صفحات 26-19 |
برگشت به فهرست نسخه ها
Download citation:
BibTeX | RIS | EndNote | Medlars | ProCite | Reference Manager | RefWorks
Send citation to:
BibTeX | RIS | EndNote | Medlars | ProCite | Reference Manager | RefWorks
Send citation to:
Barpour M, Rajabpour Moghadam K, Mohamadi Khalilabad P. Fully Integrated Fractional-N Frequency Synthesizer in 180-nm CMOS Technology for ISM-Band frequency. Journal of Iranian Association of Electrical and Electronics Engineers 2025; 22 (1) :19-26
URL: http://jiaeee.com/article-1-1619-fa.html
URL: http://jiaeee.com/article-1-1619-fa.html
برپور محمدرضا، رجب پور مقدم خسرو، محمدی خلیل آباد پیمان. سنتزکننده فرکانسی نوع کسری تمام مجتمع شده در تکنولوژی 180 نانومتر CMOS برای باند فرکانسی ISM. نشریه مهندسی برق و الکترونیک ایران. 1404; 22 (1) :19-26
دانشکده مهندسی برق- واحد بجنورد، دانشگاه آزاد اسلامی
چکیده: (183 مشاهده)
در این مقاله یک سنتزکننده فرکانسی نوع کسری کاملاً مجتمع شده برای پوشش باند فرکانسی ISM طراحی و شبیهسازی شده است. در این مقاله یک تکنیک خطیساز برای مدار شارژ پمپ ارائه شده است که منجر به بهبود خطینگی مدار شارژ پمپ و در نتیجه کل سنتزکننده شده است. سنتزکننده پیشنهادی در تکنولوژی 180 نانومتر CMOS با استفاده از ابزار کیدنس شبیهسازی شده است. نتایج شبیهسازی شده از تکنیک ارائه شده در مدار شارژ پمپ نشان میدهد که خطینگی جریانهای مدار شارژ پمپ حدود 44% بهبود یافته است و در بازهی ولتاژ کنترلی 0.2-1.6 V ، حداکثر ناانطباقی جریانها برابر با 0.4 µA میباشد. بهبود خطینگی جریانهای مدار، باعث کاهش 25 dBc/Hz نویز فاز داخل باند حلقه قفل فاز شده و حساسیت گیرنده را نیز افزایش میدهد. نتایج شبیهسازی شده کل حلقه سنتزکننده نشان میدهد که زمان قفل حلقه برابر با 2 µS، نویز فاز سنتزکننده برای آفستهای فرکانسی 1 KHz، 10 KHz، 100 KHz و 1 MHz به ترتیب برابر -63 dBc/Hz ، -90 dBc/Hz، -95 dBc/Hz و -107 dBc/Hz است و بیشینه توان تنهای کسری 53 dBc پایینتر از سیگنال حامل است. توان مصرفی سنتزکننده ارائه شده از یک منبع تغذیه 1.8 V برابر 1 mW است.
چکیده مبسوط [PDF 195 KB] (4 دریافت)
فهرست منابع
1. [1] T. H. Lee, H. Samavati, and H. R. Rategh, 5-GHz CMOS wirelessLANs, IEEE Trans. Microw. Theory Technol. 50 (1) (2002) 268-280. (doi: 10.1109/22.981280) [DOI:10.1109/22.981280]
2. [2] A.D. Berny, A.M. Niknejad, and R.G. Meyer, A 1.8-GHz LC VCO with 1.3-GHz tuning range and digital amplitude calibration, IEEE J. Solid-State Circuits 40 (4) (2005) 909-917. (doi: 10.1109/JSSC.2004.842851) [DOI:10.1109/JSSC.2004.842851]
3. [3] He, Ming, et al, 20.5 A 40nm dual-band 3-stream 802.11 a/b/g/n/ac MIMO WLAN SoC with 1.1 Gb/s over-the-air throughput, Proceedings of the IEEE International Solid-State Circuits Conference Digest of Technical Papers (ISSCC), 2014, pp. 350-351. (doi: 10.1109/ISSCC.2014.6757465) [DOI:10.1109/ISSCC.2014.6757465]
4. [4] Liu, Xiaolong, et al, A 3.45-4.22 GHz PLL frequency synthesizer with constant loop bandwidth for WLAN applications, International Midwest Symposium Circuits and Systems (MWSCAS), 2014, pp. 1728-1731. (doi: 10.1109/MWSCAS.2014.6908523) [DOI:10.1109/MWSCAS.2014.6908523]
5. [5] Huang, Deping, et al, A frequency synthesizer with optimally coupled QVCO and harmonic-rejection SSBmixer for multi-standard wireless receiver, IEEE J. Solid-State Circuits 46 (6) (2011) 1307-1320. (doi: 10.1109/JSSC.2011.2124970) [DOI:10.1109/JSSC.2011.2124970]
6. [6] Huang, Fuqing, et al. "A 1.78-3.05 GHz fractional-N frequency synthesizer with power reduced multi-modulus divider", ANALOG INTEGR CIRC S, 72 (1) (2012) 97-109. (doi:
https://doi.org/10.1007/s10470-012-9842-7 [DOI:10.1007/s10470-012-9842-7)]
7. [7] Chen, Yating, Yan Han, and Sihui Wang. "A high swing charge pump with current mismatch reduction for PLL applications", IEICE Electronics Express (2021): 18-20200434. (doi: 10.1587/elex.18.20200434) [DOI:10.1587/elex.18.20200434]
8. [8] Mazzanti, Andrea, and Pietro Andreani, Class-C harmonic MOS VCOs, with a general result on phase noise, IEEE J. Solid-State Circuits 43 (12) (2008) 2716-2729. (doi: 10.1109/JSSC.2008.2004867) [DOI:10.1109/JSSC.2008.2004867]
9. [9] Osmany, S. A., et al, Integrated 22 GHz low-phase-noise VCO with digital tuning in SiGe BiCMOS technology, IEE Electron. Lett. 45 (1) (2009) 39-40. (doi: 10.1049/el:20092924) [DOI:10.1049/el:20092924]
10. [10] Vaucher, Cicero S., et al. A family of low-power truly modular programmable dividers in standard 0.35-/spl mu/m CMOS technology, IEEE J. Solid-State Circuits 35 (7) (2000) 1039-1045. (doi: 10.1109/4.848214) [DOI:10.1109/4.848214]
11. [11] Yu, Xiao Peng, et al. Design and optimization of the extended true single-phase clock-based prescaler, IEEE Trans. Microw. Theory Technol. 54 (11) (2006) 3828-3835. (doi:10.1109/TMTT.2006.884629) [DOI:10.1109/TMTT.2006.884629]
12. [12] Lee, Won-Hyo, Jun-Dong Cho, and Sung-Dae Lee. "A high speed and low power phase-frequency detector and charge-pump", Design Automation Conference, 1999. Proceedings of the ASP-DAC'99. Asia and South Pacific. IEEE, 1999. (doi: DOI:10.1109/ASPDAC.1999.760011) [DOI:10.1109/ASPDAC.1999.760011]
13. [13] Herzel, Frank, et al. "An integrated 8-12 GHz fractional-N frequency synthesizer in SiGe BiCMOS for satellite communications", Analog Integrated Circuits and Signal Processing 65.1 (2010): 21-32. (doi: 10.1007/s10470-010-9454-z) [DOI:10.1007/s10470-010-9454-z]
14. [14] Hati, Manas Kumar, and Tarun Kanti Bhattacharyya. "A fast automatic frequency and amplitude control LC-VCO circuit with noise filtering technique for a fractional-N PLL frequency synthesizer", Microelectronics Journal 52 (2016): 134-146. (doi: 10.1016/j.mejo.2016.03.014) [DOI:10.1016/j.mejo.2016.03.014]
15. [15] Lin, Tsung-Hsien, and Yu-Jen Lai. "An agile VCO frequency calibration technique for a 10-GHz CMOS PLL", IEEE Journal of solid-state circuits 42.2 (2017): 340-349. (doi: 10.1109/JSSC.2006.889360) [DOI:10.1109/JSSC.2006.889360]
16. [16] Zou, Wei, Daming Ren, and Xuecheng Zou. "A wideband low-jitter PLL with an optimized Ring-VCO", IEICE Electronics Express 17.3 (2020): 20190703-20190703. (doi:10.1587/elex.17.20190703) [DOI:10.1587/elex.17.20190703]
17. [17] Chen, Liang, et al. "A PLL Synthesizer for 5G mmW Transceiver", 2020 IEEE MTT-S International Wireless Symposium (IWS). IEEE, 2020. (doi: 10.1109/IWS49314.2020.9360123) [DOI:10.1109/IWS49314.2020.9360123]
18. [18] Azadbakht, Mostafa, Ali Sahafi, and Esmaeil Najafi Aghdam. "A dual band fractional-N frequency synthesizer with a self-calibrated charge pump for WLAN standards", Journal of Circuits, Systems and Computers 27.08 (2018): 1850131. [DOI:10.1142/S0218126618501311]
19. [19] آقای مصطفی عابدی ، دکتر جواد یاوند حسنی، "طراحی PLL دو حلقهای مبتنی بر آشکارسازی فاز پنجرهای با سرعت قفل بالا، توان مصرفی و اسپور مرجع پایین"، مجله مهندسی برق و الکترونیک ایران، سال چهاردهم، شماره .1396 ،2.
20. [20] غلامی، محمد. رحیمپور، حمید. قاسمی، جمال. اسمعیلی، ایمان. پایین افراکتی، پایین. "طراحی حلقه قفل شده تاخیر برای گیرنده های بیسیم جهت بکارگیری در کاربردهای فرکانس بالا"، مجله مهندسی برق و الکترونیک ایران، سال سیزدهم، شماره .1395 ،4 .
21. [21] رحیمپور، حمید. غلامی، محمد. میار نعیمی، حسین. اردشیر، غلامرضا. "طراحی ضربکننده فرکانسی بر اساس حلقه قفل فاز شده تاخیر دیجیتالی و با سرعت بالا"، مجله مهندسی برق و الکترونیک ایران، سال دوازدهم، شماره .
ارسال پیام به نویسنده مسئول
| بازنشر اطلاعات | |
 |
این مقاله تحت شرایط Creative Commons Attribution-NonCommercial 4.0 International License (CC BY NC 4.0) قابل بازنشر است. |
