دوره 21، شماره 1 - ( مجله مهندسی برق و الکترونیک ایران - جلد 21 شماره 1 1403 )
جلد 21 شماره 1 صفحات 25-17 |
برگشت به فهرست نسخه ها
Download citation:
BibTeX | RIS | EndNote | Medlars | ProCite | Reference Manager | RefWorks
Send citation to:
BibTeX | RIS | EndNote | Medlars | ProCite | Reference Manager | RefWorks
Send citation to:
HeidarZadeh M, Daghighi A, Sepehri Z. An Analytical Computation of Threshold Voltage for Ultra-Thin Double Insulating Silicon-on-Diamond MOSFET. Journal of Iranian Association of Electrical and Electronics Engineers 2024; 21 (1) :17-25
URL: http://jiaeee.com/article-1-1433-fa.html
URL: http://jiaeee.com/article-1-1433-fa.html
حیدرزاده مجید، دقیقی آرش، سپهری زهرا. محاسبه ولتاژ آستانه ماسفت سیلیکون روی الماس با عایق دولایه بدنه فوق نازک به روش تحلیلی. نشریه مهندسی برق و الکترونیک ایران. 1403; 21 (1) :17-25
دانشکده فنی و مهندسی - دانشگاه شهرکرد
چکیده: (1631 مشاهده)
در این مقاله، برای اولین بار، پتانسیل توزیع شده در گیت جلویی و گیت پشتی به کمک حل معادلات پوواسون دو بعدی در کانال ادوات سیلیکون روی الماس با عایق دولایه بدنه فوق نازک تخلیه کامل محاسبه گردیده است. سپس با توجه به تعریف ولتاژ آستانه رابطه کلی ولتاژ آستانه این افزاره استخراج گردیده است. معادلات پوواسون محاسبه شده برای گیت جلویی و پشتی با در نظر گرفتن تقریب تغییرات سهمی وار پتانسیل بین مرز گیت جلویی و پشتی برای مقادیر پایین ولتاژ درین و با استفاده از مدل خازنی افزاره انجام گردیده است. با محاسبه پتانسیل در بدنه ترانزیستور با طول کانال 22 نانومتر و مقایسه آن با نتایج شبیه سازی ماسفت، تقریب بسیار خوبی در ولتاژهای درین کم بدست آمده است. تغییرات ضخامت عایق گیت، فیلم سیلیکونی، عایق دوم و عایق اول بر روی ولتاژ آستانه نشان داده شده است. مقایسه این مقادیر با نتایج شبیه سازی ساختار ماسفت سیلیکون روی الماس با عایق دولایه، بیانگر تقریب بسیار خوب معادلات تحلیلی میباشد و کاربرد نتایج حاصل در این مقاله برای محاسبات ولتاژ آستانه را متضمن میشود.
واژه‌های کلیدی: ماسفت سیلیکون روی الماس با عایق دولایه، معادلات پوواسون دوبعدی، توزیع پتانسیل، ماسفت
چکیده مبسوط [PDF 237 KB] (32 دریافت)
فهرست منابع
1. [1] Nayak, P. A Study of Technology Roadmap for Application-Specific Integrated Circuit, Rice University, 2021.
2. [2] Ratnesh, R., et al. "Advancement and challenges in MOSFET scaling" Materials Science in Semiconductor Processing, vol. 134, 106002, 2021. [DOI:10.1016/j.mssp.2021.106002]
3. [3] Sviličić, B., et al. "Analysis of subthreshold conduction in short-channel recessed source/drain UTB SOI MOSFETs." Solid-State Electronics 54(5): 545-551, 2010. [DOI:10.1016/j.sse.2010.01.009]
4. [4] Monfray, S. and T. Skotnicki, "UTBB FDSOI: Evolution and opportunities." Solid-State Electronics 125: 63-72, 2016. [DOI:10.1016/j.sse.2016.07.003]
5. [5] Jean-Pierre Colinge, Silicon-on-Insulator: Materials to VLSI, Springer, Boston, MA, 3rd Edition, 2004. [DOI:10.1007/978-1-4419-9106-5]
6. [6] Kansal, H. and A. S. Medury, "Short-Channel Effects and Sub-Surface Behavior in Bulk MOSFETs and Nanoscale DG-SOI-MOSFETs: A TCAD Investigation," Proceedings of 2019 Silicon Nano-electronics Workshop (SNW), 2019. [DOI:10.23919/SNW.2019.8782964]
7. [7] Ahn, C-G., et al., "30-nm recessed S/D SOI MOSFET with an ultrathin body and a low SDE resistance, "IEEE electron device letters, vol. 26, no. 7, pp. 486-488, 2005. [DOI:10.1109/LED.2005.851183]
8. [8] Su, E. M.-h., et al., "Effects of BOX thickness, silicon thickness, and back gate bias on SCE of ET-SOI MOSFETs" Microelectronic Engineering, vol. 238, 111506, 2021. [DOI:10.1016/j.mee.2021.111506]
9. [9] Daghighi, A., "Output-Conductance Transition-Free Method for Improving the Radio-Frequency Linearity of Silicon-on-Insulator MOSFET Circuits." IEEE Transactions on electron devices, vol. 61, no. 7, pp: 2257-2263, 2014. [DOI:10.1109/TED.2014.2321419]
10. [10] Daghighi, A., "A novel structure to improve DIBL in fully-depleted silicon-on-diamond substrate." Diamond and related materials, vol. 40, pp: 51-55, 2013. [DOI:10.1016/j.diamond.2013.10.010]
11. [11] Raleva, K., et al., "Is SOD technology the solution to heating problems in SOI devices?" IEEE Electron Device Letters, vol. 29, no. 6, pp: 621-624, 2013. [DOI:10.1109/LED.2008.920756]
12. [12] Di Santa Maria, F. S. et al. "Low temperature behavior of FD-SOI MOSFETs from micro- to nano-meter channel lengths". 2021 IEEE 14th Workshop on Low Temperature Electronics (WOLTE), IEEE. [DOI:10.1109/WOLTE49037.2021.9555451]
13. [13] Daghighi, A. and S. Zamani, "Investigation of Temperature Effects in 45nm Silicon-on-Diamond MOSFET Transistor." Majlesi Journal of Electrical Engineering, vol. 3, no. 4, pp: 60-65, 2009.
14. [14] Daghighi, A., Double insulating silicon on diamond device, USPTO Patent, US9077588B2, 2015.
15. [15] Liu, X., et al. "Electrical performance of 130 nm PD-SOI MOSFET with diamond layout." Microelectronics Journal, vol. 99, 104428, 2021. [DOI:10.1016/j.mejo.2018.10.004]
16. ]16[ دقیقی آرش، حسینی زهرا، بررسی و شبیه‌سازی تأثیر میزان غلظت ناخالصی زیرلایه بر زمان تأخیر کلیدزنی در ترانزیستورهای اثر میدان UTBB 22 nm سیلیکون روی عایق دولایه، نشریه مهندسی برق و الکترونیک ایران. ۱۸ (1)، ۴۳-۳۷، 1400.
17. [17] Sviličić, B., et al., "Analytical models of front-and back-gate potential distribution and threshold voltage for recessed source/drain UTB SOI MOSFETs." Solid-State Electronics, vol. 53, no. 5, pp: 540-547, 2009. [DOI:10.1016/j.sse.2009.03.002]
18. [18] سپهری زهرا و دقیقی آرش ، بدست آوردن رابطه‌ی ولتاژ آستانه در ماسفت‌های سیلیکون روی الماس با طول کانال 22 نانومتر و یک لایه عایق اضافی، نشریه مهندسی برق و الکترونیک ایران، 16، (2)، 57-64، 1398.
ارسال پیام به نویسنده مسئول
| بازنشر اطلاعات | |
 |
این مقاله تحت شرایط Creative Commons Attribution-NonCommercial 4.0 International License (CC BY NC 4.0) قابل بازنشر است. |
