Mafi Y, Hosseini S A. An ultra low power wake-up signal decoder for wireless nodes activation in Internet of Things technology. Journal of Iranian Association of Electrical and Electronics Engineers 2023; 20 (1) :33-42
URL:
http://jiaeee.com/article-1-1318-fa.html
مافی یوسف، حسینی سیدعلی. طراحی مدار دیجیتال فوق کم توان برای دریافت و کدگشایی سیگنال فعالسازی گره های بیسیم در فناوری اینترنت اشیا. نشریه مهندسی برق و الکترونیک ایران. ۱۴۰۲; ۲۰ (۱) :۳۳-۴۲
URL: http://jiaeee.com/article-۱-۱۳۱۸-fa.html
دانشگاه بین المللی امام خمینی - دانشکده فنی و مهندسی
چکیده: (۱۶۳۵ مشاهده)
در این مقاله ساختاری جدید از آدرس دیکودرها (Address Decoder) بر مبنای فلیپ فلاپ (Flip Flop) برای بخش بیدارکننده سختافزارهای بیسیم که با جذب انرژی محیط روشن نگاه داشته می شوند، ساختار پیشنهادشده برای آدرس دیکودر دیجیتال فوق کمتوان در مقایسه با ساختار آدرس دیکودر دیجیتال متداول بسیار کمتوان بوده و در سیستمهایی با طول آدرس بلندتر و نرخ داده بالاتر به همان میزان توان مصرفی پایین خواهد داشت. بهمنظور کاهش توان مصرفی، در ساختار پیشنهادی از مدار دیجیتال با ساختار ترتیبی و مدارهای مقایسهگر و فعالگر و طراحی حالت خواب برای فلیپ فلاپها استفاده شده است و میزان تأخیر فعال شدن فلیپ فلاپها جهت محاسبه تأخیر در پاسخدهی مدار بر اساس میزان توان ایستا ناشی از روشن بودن ماسفتها بررسی میشود. شبیهسازی ساختارهای پیشنهادی بر اساس فناوری nm CMOS 32 با ابزار شبیهسازی Hspice نشان میدهد که در ساختارهایی با طول آدرس 64 بیت و نرخ داده ورودی 100 کیلوبیت بر ثانیه در مقایسه با ساختار متداول بیش از 90% کاهش توان مصرفی خواهیم داشت. همچنین مقایسه نتایج باکارهای مشابه و اضافه کردن بخش گیرندهی مخابراتی از کارهای مشابه کاهش 50% از توان مصرفی سیستم بیدارکننده را گزارش میدهد.
نوع مقاله:
پژوهشي |
موضوع مقاله:
الکترونیک دریافت: 1400/2/20 | پذیرش: 1401/1/30 | انتشار: 1401/10/6