دوره 21، شماره 1 - ( مجله مهندسی برق و الکترونیک ایران - جلد 21 شماره 1 1403 )
جلد 21 شماره 1 صفحات 9-1 |
برگشت به فهرست نسخه ها
Download citation:
BibTeX | RIS | EndNote | Medlars | ProCite | Reference Manager | RefWorks
Send citation to:
BibTeX | RIS | EndNote | Medlars | ProCite | Reference Manager | RefWorks
Send citation to:
Yousefi M. Presentation of Multi Inputs Full Ternary Comparator with Carbon Nano Tube Field Effect Transistor. Journal of Iranian Association of Electrical and Electronics Engineers 2024; 21 (1) :1-9
URL: http://jiaeee.com/article-1-1587-fa.html
URL: http://jiaeee.com/article-1-1587-fa.html
یوسفی موسی. ارائه ساختار مقایسهکننده سهسطحی چند‌ورودی کامل بر پایه ترانزیستور اثر میدانی نانو لوله کربنی. نشریه مهندسی برق و الکترونیک ایران. 1403; 21 (1) :1-9
گروه مهندسی برق-دانشکده‌ی فنی و مهندسی- دانشگاه شهید مدنی
چکیده: (1036 مشاهده)
رشد فزاینده اندازه داده ها در سیستمهای پردازشی دیجیتال، باعث افزایش تعداد اتصالات بین بلوکهای مختلف سیستمهای پردازشی شده است، یک راهکار این است که با استفاده از طراحی و پیادهسازی سیستمهای پردازشی چند سطحی، اندازه دادههای پردازشی را کاهش داد، از طرفی مساله مهم در پیادهسازی سیستمهای پردازشی چند سطحی، استفاده از ترانزیستورهای است که قابلیت پیادهسازی سیستمهای چند ارزشی را داشته باشند. بخاطر قابلیت ویژه ترانزیستور اثر میدانی نانو لولهکربنی در تنظیم ولتاژ آستانه مختلف، این ترانزیستورها گزینه مناسبی برای پیادهسازی سیستمهای چند سطحی است و در مقایسه با ترانزیستورهای اثر میدانی فلز عایق نیمههادی در پیادهسازی سیستمهای چند سطحی انتخاب بهتری میباشد. در این مقاله گزارشی از پیادهسازی مقایسهکننده سهسطحی تک رقمی و دو رقمی بر پایه تکنولوژی ترانزیستور اثر میدانی نانو لوله کربنی ارائه شده است. نتایج شبیهسازی در محیط نرمافزار HSPICE نشان میدهد توان مصرفی مقایسه کننده سه سطحی دو رقمی 55/0 میکروات و زمان تاخیر انتشار 70 پیکو ثانیه میباشد، ضمناً پیادهسازی مقایسه کنندههای پیشنهادی بر پایه تکنولوژی ترانزیستورهای اثر میدانی نانو لوله کربنی 32 نانو متر انجام شده است.
چکیده مبسوط [PDF 274 KB] (26 دریافت)
فهرست منابع
1. [1] Kim, N.S., Austin, T., Baauw, D., Mudge, T., Flautner, K., Hu, J.S., Irwin, M.J., Kandemir, M. and Narayanan, V., "Leakage current: Moore's law meets static power", Computer 36, No.12, pp.68-75, 2003. [DOI:10.1109/MC.2003.1250885]
2. [2] Powell, M., "Reducing Leakage in a High-Performance Deep-Submicron Instruction Cache", IEEE Trans. VLSI, pp. 77-89, Feb. 2001. [DOI:10.1109/92.920821] [PMID]
3. [3] Anis, M., "Subthreshold leakage current: challenges and solutions", In Proceedings of the 12th IEEE International Conference on Fuzzy Systems (Cat. No. 03CH37442) (pp. 77-80). IEEE.
4. [4] Hashempour, H., Lombardi, F., "Device model for ballistic CNFETs using the first conducting band", IEEE Des. Test Comput. Vol.25, No.2, pp.178-186, 2008. [DOI:10.1109/MDT.2008.34]
5. [5] Lin Y., Appenzeller J., Knoch J., Avouris P., "High-performance carbon nanotube field-effect transistor with tunable polarities", IEEE Trans. Nanotechnol. Vol. 4, No.5, pp.481-489, 2005. [DOI:10.1109/TNANO.2005.851427]
6. [6] Bishop, M.D., Hills, G., Srimani, T., Lau, C., Murphy, D., Fuller, S., Humes, J., Ratkovich, A., Nelson, M. and Shulaker, "Fabrication of carbon nanotube field-effect transistors in commercial silicon manufacturing facilities", Nature Electronics, Vol.3, No.8, pp.492-501, 2020. [DOI:10.1038/s41928-020-0419-7]
7. [7] Li, J., Zhang, Q., Yang, D. and Tian, J., "Fabrication of carbon nanotube field effect transistors by AC dielectrophoresis method. Carbon", Vol.42, No.11, pp.2263-2267, 2004. [DOI:10.1016/j.carbon.2004.05.002]
8. [8] Li, J., Zhang, Q., Yan, Y., Li, S. and Chen, L., "Fabrication of carbon nanotube field-effect transistors by fluidic alignment technique", IEEE transactions on nanotechnology, Vol. 6, No.4, pp.481-484, 2007. [DOI:10.1109/TNANO.2007.897868]
9. [9] Xiao, Z. and Camino, F.E., "The fabrication of carbon nanotube field-effect transistors with semiconductors as the source and drain contact materials", Nanotechnology, Vol. 20, No.13, pp.135205, 2009. [DOI:10.1088/0957-4484/20/13/135205] [PMID]
10. [10] Ohnaka, H., Kojima, Y., Kishimoto, S., Ohno, Y. and Mizutani, T., "Fabrication of carbon nanotube field effect transistors using plasma-enhanced chemical vapor deposition grown nanotubes", Japanese journal of applied physics, Vol.45, No.6S, pp.5485, 2006. [DOI:10.1143/JJAP.45.5485]
11. [11] مهدی مرادی نسب، مرتضی فتحی پور، "مدل بسته جریان - ولتاژ در ترانزیستورهای نانولوله کربنی آلاییده" نشریه مهندسی برق و الکترونیک، دوره ۸، شماره ۲، ۱۳۹۰ .
12. [12] Gan, K.J., Lu, J.J., Yeh, W.K., Chen, Y.H., Chen, Y.W., "Multiple-valued logic design based on the multiple peak BiCMOSNDR circuits", Eng. Sci. Technol. Int. J. 19, pp.888-893, 2016. [DOI:10.1016/j.jestch.2015.12.007]
13. [13] Hosseini, S.A. and Etezadi, S., "A novel very low-complexity multi-valued logic comparator in nanoelectronics", Circuits, Systems, and Signal Processing, Vol.39, pp.223-244, 2020. [DOI:10.1007/s00034-019-01158-2]
14. [14] Ramanan, N., and Misra, V., "Multivalued logic using a novel multichannel GaN MOS structure", IEEE electron device letters, Vol.32, No.10, pp.1379-1381,2011. [DOI:10.1109/LED.2011.2163149]
15. [15] Temel, T., and Morgul, A., "Multi-valued logic function implementation with novel current-mode logic gates", In 2002 IEEE International Symposium on Circuits and Systems. Proceedings, Cat. No. 02CH37353, Vol. 1, pp. I-I, IEEE, 2002.
16. [16] Raychowdhury, A., and Roy, K., "A novel multiple-valued logic design using ballistic carbon nanotube FETs", In Proceedings. 34th International Symposium on Multiple-Valued Logic, pp. 14-19. IEEE, 2004.
17. [17] Lin, S., Kim, Y.B. and Lombardi, F., "A novel CNTFET-based ternary logic gate design", In 2009 52nd IEEE International Midwest Symposium on Circuits and Systems, pp. 435-438. IEEE, 2009. [DOI:10.1109/MWSCAS.2009.5236063]
18. [18] Jaber, R.A., El-Hajj, A.M., Kassem, A., Nimri, L.A. and Haidar, A.M., "CNFET-based designs of Ternary Half-Adder using a novel "decoder-less" ternary multiplexer based on unary operators", Microelectronics Journal, Vol.96, pp.104698, 2020. [DOI:10.1016/j.mejo.2019.104698]
19. [19] Temel, T. and Morgul, A., 2002, May. "Multi-valued logic function implementation with novel current-mode logic gates", In 2002 IEEE International Symposium on Circuits and Systems. Proceedings (Cat. No. 02CH37353), Vol. 1, pp. I-I. IEEE, 2002.
20. [20] Yousefi, M., Moradi Z., and Monfaredi, K., "CNTFET Based Pseudo Ternary Adder Design and Simulation", Vol.54, No.2 (Special Issue), pp.361-376, 2022.
21. [21] Keshavarzian, P. and Sarikhani, R., "A novel CNTFET-based ternary full adder". Circuits, Systems, and Signal Processing, 33, pp.665-679, 2014. [DOI:10.1007/s00034-013-9672-6]
22. [22] مختار محمدی قناتغستانی، "یک جمع کننده دو بیتی موازی با سرعت بالا مبتنی بر تکنولوژی ترانزیستورهای نانو لوله کربنی جهت استفاده در واحدهای محاسباتی"، نشریه مهندسی برق و الکترونیک، دوره ۲۰، شماره ۱ ، صفحات،۱۴۰۲ .
23. [23] یوسفی موسی ، موسوی سید سعید و منفردی خلیل، "مدار نمونه‌گیر-نگهدارنده کم‌مصرف با استفاده از سوئیچ‌های آنالوگ ناقل جریان مبتنی بر ترانزیستور اثر میدانی نانولوله‌کربنی"، مجله مهندسی برق دانشگاه تبریز، دوره 52، شماره 1، صفحات 23-31، 1401.
24. [24] Moaiyeri, M.H., Mirzaee, R.F., Navi, K. and Hashemipour, O., "Efficient CNTFET-based ternary full adder cells for nanoelectronics", Nano-Micro Letters, Vol.3, pp.43-50, 2011. [DOI:10.1007/BF03353650]
25. [25] Jafarzadehpour, F. and Keshavarzian, P., "Low‐power consumption ternary full adder based on CNTFET", IET Circuits, Devices & Systems, Vol.10, No.5, pp.365-374. 2016. [DOI:10.1049/iet-cds.2015.0264]
26. [26] Gadgil, S. and Vudadha, C., "Design of CNTFET-based ternary ALU using 2: 1 multiplexer based approach", IEEE Transactions on Nanotechnology, Vol.19, pp.661-671, 2020. [DOI:10.1109/TNANO.2020.3018867]
27. [27] Vudadha, C., Sai, P.P., Sreehari, V. and Srinivas, M.B., "CNFET based ternary magnitude comparator", In 2012 International Symposium on Communications and Information Technologies (ISCIT), pp. 942-946. IEEE, 2012. [DOI:10.1109/ISCIT.2012.6381040]
28. [28] موسوی سید سعید ، یوسفی موسی و منفردی خلیل ، "طراحی و شبیهسازی مبدل ترنری به باینری بهینه شده بر پایه ترانزیستورهای اثر میدان نانو لوله کربنی"، مجله پردازش پیشرفته سیگنال، دوره 4، شماره 1، صفحات 291-301، 1399.
29. [29] Mohammaden, A., Fouda, M.E., Alouani, I., Said, L.A. and Radwan, A.G., "CNTFET design of a multiple-port ternary register file", Microelectronics Journal, 113, p.105076, 2021. [DOI:10.1016/j.mejo.2021.105076]
30. [30] Amirany, A., Jafari, K. and Moaiyeri, M.H., "High-performance spintronic nonvolatile ternary flip-flop and universal shift register", IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Vol.29, No.5, pp.916-924, 2021. [DOI:10.1109/TVLSI.2021.3055983]
31. [31] Shalamzari, Z.D., Zarandi, A.D., and Reshadinezhad, M.R., "Newly multiplexer-based quaternary half-adder and multiplier using CNTFETs", AEU-International Journal of Electronics and Communications, Vol.117, p.153128, 2020. [DOI:10.1016/j.aeue.2020.153128]
32. [32] Ebrahimi, S.A., Reshadinezhad, M.R., Bohlooli, A. and Shahsavari, M., "Efficient CNTFET-based design of quaternary logic gates and arithmetic circuits", Microelectronics Journal, Vol.53, pp.156-166, 2016. [DOI:10.1016/j.mejo.2016.04.016]
33. [33] Daraei, A. and Hosseini, S.A., "Alternative design techniques of quaternary latch, flip-flops and counters in nanoelectronics", International Journal of Electronics, Vol.109, No.4, pp.669-698, 2022. [DOI:10.1080/00207217.2021.1941286]
34. [34] بهاره سیدزاده ثانی، دکتر بهزاد ابراهیمی، "حافظۀ دسترسی تصادفی پویای جاسازی شده بر مبنای سلول بهره ۵ ترانزیستوری، به‌صورت کم‌توان و با زمان نگهداری بالا در فناوری‌های فین‌فت کمتر از ۲۲ نانومتر"، نشریه مهندسی برق و الکترونیک ، دوره ۱۹، شماره ۲، صفحات ،۱۴۰۱ .
35. [35] Vudadha, C., Phaneendra, P.S., Makkena, G., Sreehari, V., Muthukrishnan, N.M. and Srinivas, M.B., "Design of CNFET based ternary comparator using grouping logic", In 2012 IEEE Faible Tension Faible Consommation (pp. 1-4). IEEE, 2012. [DOI:10.1109/FTFC.2012.6231748]
36. [36] Lee, C.S., Pop, E., Franklin, A.D., Haensch, W. and Wong, H.S., "A compact virtual-source model for carbon nanotube FETs in the sub-10-nm regime-Part I: Intrinsic elements", IEEE transactions on electron devices, Vol.62, No.9, pp.3061-3069, 2015. [DOI:10.1109/TED.2015.2457453]
37. [37] Lee, C.S., Pop, E., Franklin, A.D., Haensch, W. and Wong, H.S.P., "A compact virtual-source model for carbon nanotube FETs in the sub-10-nm regime-Part II: Extrinsic elements, performance assessment, and design optimization", IEEE Transactions on Electron Devices, Vol.62, No.9, pp.3070-3078, 2015. [DOI:10.1109/TED.2015.2457424]
38. [38] Stanford University CNFET model Website. Stanford University, Stanford, CA (2008) (online). http://nano.stanford.edu/model.php?id=23
39. [39] Deng, J. and Wong, H.S.P., "A compact SPICE model for carbon-nanotube field-effect transistors including nonidealities and its application-Part I: Model of the intrinsic channel region", IEEE Transactions on Electron Devices, Vol.54, No.12, pp.3186-3194, 2007. [DOI:10.1109/TED.2007.909030]
40. [40] Deng, J., and Wong, H.S.P., "A compact SPICE model for carbon-nanotube field-effect transistors including nonidealities and its application-Part II: Full device model and circuit performance benchmarking", IEEE Transactions on Electron Devices, Vol.54, No.12, pp.3195-3205, 2007. [DOI:10.1109/TED.2007.909043]
41. [41] Rani, S., Singh, B. and Devi, R., "CNTFET Based Ternary 1-Trit & 2-Trit Comparators for Low Power High-Performance Applications", Transactions on Electrical and Electronic Materials, pp.1-16, 2021. [DOI:10.1007/s42341-021-00292-6]
ارسال پیام به نویسنده مسئول
| بازنشر اطلاعات | |
 |
این مقاله تحت شرایط Creative Commons Attribution-NonCommercial 4.0 International License (CC BY NC 4.0) قابل بازنشر است. |
