دوره 21، شماره 1 - ( مجله مهندسی برق و الکترونیک ایران - جلد 21 شماره 1 1403 )
جلد 21 شماره 1 صفحات 45-39 |
برگشت به فهرست نسخه ها
Download citation:
BibTeX | RIS | EndNote | Medlars | ProCite | Reference Manager | RefWorks
Send citation to:
BibTeX | RIS | EndNote | Medlars | ProCite | Reference Manager | RefWorks
Send citation to:
Dadkhah A, Daghighi A. A Novel Capacitance Model to Compute Front- and Back-Gate Threshold Voltage of Double Insulating Silicon-on-Diamond MOSFET. Journal of Iranian Association of Electrical and Electronics Engineers 2024; 21 (1) :39-45
URL: http://jiaeee.com/article-1-1454-fa.html
URL: http://jiaeee.com/article-1-1454-fa.html
دادخواه افشین، دقیقی آرش. استخراج مدل مداری نزدیک به ولتاژ آستانه برای افزاره های سیلیکون بر روی الماس با عایق دو لایه به منظور محاسبه ولتاژ آستانه. نشریه مهندسی برق و الکترونیک ایران. 1403; 21 (1) :39-45
دانشکده فنی و مهندسی- دانشگاه شهرکرد
چکیده: (950 مشاهده)
در این مقاله برای اولین بار مدل خازنی افزاره سیلیکون روی عایق دولایه را بدست میآوریم. این مدل برای این افزاره نزدیک به ولتاژ آستانه و با طول کانال 22 نانومتر بطور کامل بدست میآید. با استفاده از این مدل، رابطه‌ی ولتاژ آستانه را برای یک افزاره‌ی ماسفت سیلیکون بر روی الماس با عایق دولایه را محاسبه می‌کنیم. در ساختار این ادوات علاوه بر لایه‌ی عایق الماس دفن شده، یک لایه نارسانا ثانویه از جنس دی اکسید سیلیکون نیز بر روی عایق اولیه بطور نسبی رشد داده شده است که موجب ویژگی‌های منحصر به فرد این افزاره می‌گردد. نتایج بدست آمده از این مدل را در ابعاد مختلف پارامترهای افزاره با مقادیر حاصل از شبیه‌سازی ادوات نیمه هادی مقایسه نمودهایم که به یک تطبیق مناسب بین این نتایج دست یافتهایم. تاثیر ابعاد افزاره نظیر ضخامت لایه اکسید گیت، ضخامت بدنه سیلیکونی، ضخامت عایق اول و دوم بر روی ولتاژ‌های آستانه گیت جلویی و گیت پشتی بیانگر تطبیق خوب نتایج مدل با نتایج حاصل از شبیه سازی ادوات نیمه هادی میباشد. مدل بدست آمده برآورد فیزیکی بسیار خوبی از تاثیر پارامترهای افزاره روی ولتاژ آستانه بدست میدهد.
واژه‌های کلیدی: افزاره سیلیکون روی الماس، افزاره سیلیکون روی عایق، ولتاژ آستانه، مدل خازنی، افزاره سیلیکون روی الماس با عایق دولایه
نوع مقاله: پژوهشي |
موضوع مقاله:
الکترونیک
دریافت: 1401/1/28 | پذیرش: 1401/11/19 | انتشار: 1402/6/18
دریافت: 1401/1/28 | پذیرش: 1401/11/19 | انتشار: 1402/6/18
چکیده مبسوط [PDF 370 KB] (12 دریافت)
فهرست منابع
1. [1] Hu, C., Modern semiconductor devices for integrated circuits / Chenming Calvin Hu. Upper Saddle River, N.J: Prentice Hal, 2010.
2. [2] Sugii, N., Low-power-consumption fully depleted silicon-on-insulator technology. Microelectronic Engineering, Vol. 132, p. 226-235, 2015. [DOI:10.1016/j.mee.2014.08.004]
3. [3] Taur, Y., CMOS design near the limit of scaling. IBM Journal of Research and Development, Vol. 46, no. 2 and 3, p. 222-213, 2002. [DOI:10.1147/rd.462.0213]
4. [4] Sviličić, B., V. Jovanović, and T. Suligoj, Vertical silicon-on-nothing FET: Threshold voltage calculation using compact capacitance model. Solid-State Electronics, Vol. 52, no. 10, p. 1511-1505, 2008. [DOI:10.1016/j.sse.2008.06.013]
5. [5] Daghighi A. and Hematian H, Diamond-Shaped Body contact for on-state brealdown voltage improvement of SOI LDMOSFET, Vol. 129, p. 182-187, 2017. [DOI:10.1016/j.sse.2016.11.007]
6. [6] Daghighi A., Output-Conductance Transition-Free Method for Improving the Radio-Frequency Linearity of Silicon-on-Insulator MOSFET, IEEE Transactions on Electron Devices, Vol. 61, no. 7, p. 2257-2263, 2014. [DOI:10.1109/TED.2014.2321419]
7. [7] Colinge, J.-P., Silicon-on-insulator technology: materials to VLSI: materials to Vlsi. Springer Science & Business Media, 2004. [DOI:10.1007/978-1-4419-9106-5]
8. [8] سپهری زهرا و دقیقی آرش ، بدست آوردن رابطه‌ی ولتاژ آستانه در ماسفت‌های سیلیکون روی الماس با طول کانال22 نانومتر و یک لایه عایق اضافی، نشریه مهندسی برق و الکترونیک ایران، 16 (2)، 57-64، 1398.
9. [9] Marshall, A. and S. Natarajan, SOI design: analog, memory and digital techniques: Springer Science & Business Media 2007.
10. [10] James B. Kuo, S.C.L., Low‐Voltage SOI CMOS VLSI Devices and Circuits, ed. 1st edition: John Wiley & Sons., 2002.
11. [11] دقیقی آرش، حسینی زهرا، بررسی و شبیه‌سازی تأثیر میزان غلظت ناخالصی زیرلایه بر زمان تأخیر کلیدزنی در ترانزیستورهای اثر میدان nm22 UTBB سیلیکون روی عایق دولایه، نشریه مهندسی برق و الکترونیک ایران. ۱۸ (1)، ۴۳-۳۷، 1400.
12. [12] Hashemi SA., Beigi K. and Jit S., Modeling of fringing capacitances of ion-implanted double-gate junctionless FETs using conformal mapping, IEEE Transactions on Electron Devices, Vol. 66, no. 10, p. 4126-4133, 2019. [DOI:10.1109/TED.2019.2937205]
13. [13] Kato, K., T. Wada, and K. Taniguchi, Analysis of kink characteristics in silicon-on-insulator MOSFET's using two-carrier modeling, IEEE Transactions on Electron Devices, Vol. 32, no. 2, p. 462-458, 1985. [DOI:10.1109/T-ED.1985.21963]
14. [14] Choi, J.-Y. and J.G. Fossum, Analysis and control of floating-body bipolar effects in fully depleted submicrometer SOI MOSFET's, IEEE Transactions on Electron Devices, Vol. 38, no. 6, p. 1384-1391, 1991. [DOI:10.1109/16.81630]
15. [15] Cristoloveanu, S. and S. Li, Electrical characterization of silicon-on-insulator materials and devices, The Springer International Series in Engineering and Computer Science Vol. 305, 1995. [DOI:10.1007/978-1-4615-2245-4]
16. [16] Bawedin, M., C. Renaux, and D. Flandre, LDMOS in SOI technology with very-thin silicon film. Solid-state electronics, Vol. 48, no. 12, p. 2263-2270, 2004. [DOI:10.1016/j.sse.2004.06.007]
17. [17] Fiegna, C., et al., Analysis of self-heating effects in ultrathin-body SOI MOSFETs by device simulation. IEEE Transactions on Electron Devices, Vol. 55, no. 1, p. 233-244, 2007. [DOI:10.1109/TED.2007.911354]
18. [18] Bresson, N., et al., Integration of buried insulators with high thermal conductivity in SOI MOSFETs: Thermal properties and short channel effects. Solid-State Electronics, Vol. 49, no. 9, p. 1522-1528, 2005. [DOI:10.1016/j.sse.2005.07.015]
19. [19] Daghighi, A., A novel structure to improve DIBL in fully-depleted silicon-on-diamond substrate. Diamond and Related Materials, Vol. 40, p. 51-55, 2013. [DOI:10.1016/j.diamond.2013.10.010]
20. [20] Arash Daghighi, Double Insulating Silicon-on-Diamond MOSFET, USPTO Patent Office, US9077588B2, 2015.
21. [21] Xiang Y., Further study on electrostatic capacitance of an inclined plate capacitor, Journal of Electrostatics, Vol. 66, p. 366-368, 2008. [DOI:10.1016/j.elstat.2008.03.001]
22. [22] Xiang Y., The electrostatic capacitance of an inclined plate capacitor, Journal of Electrostatics Vol. 64, p. 29-34, 2006. [DOI:10.1016/j.elstat.2005.05.002]
23. [23] Aleksov, A., et al., Silicon-on-Diamond-An engineered substrate for electronic applications, Diamond and related materials, Vol. 15, no. 2-3, p. 248-253, 2006. [DOI:10.1016/j.diamond.2005.09.012]
24. [24] Sviličić, B., V. Jovanović, and T. Suligoj, Analysis of subthreshold conduction in short-channel recessed source/drain UTB SOI MOSFETs. Solid-state electronics, Vol. 54, no. 5, p. 545-551, 2010. [DOI:10.1016/j.sse.2010.01.009]
25. [25] DESSIS, ISE Integrated System Engineering, Version 10.0, 2004.
ارسال پیام به نویسنده مسئول
| بازنشر اطلاعات | |
 |
این مقاله تحت شرایط Creative Commons Attribution-NonCommercial 4.0 International License (CC BY NC 4.0) قابل بازنشر است. |
