fa بررسی و شبیه‌سازی تأثیر میزان غلظت ناخالصی زیرلایه بر زمان تأخیر کلیدزنی در ترانزیستورهای اثر میدان UTBB 22nm سیلیکون روی عایق دولایه الکترونیک Electronic پژوهشي Research <strong><span dir="RTL">در این مقاله ابتدا ساختار ترانزیستورهای </span>UTBB<span dir="RTL"> تمام تخلیه سیلیکون روی عایق دو لایه را بررسی می‌کنیم. اهمیت محاسبه زمان تأخیر برای ترانزیستورهای </span>UTBB<span dir="RTL"> تمام تخلیه سیلیکون روی عایق در آنجا دیده می‌شود که علی‌رغم فواید بایاس مستقیم زیرلایه&nbsp; همیشه نمی‌توان به زیرلایه بایاس مستقیم اعمال کرد و برای داشتن مصالحه بین سرعت و نشتی لازم است ابتدا زیرلایه در حالت بدون بایاس باشد تا میزان نشتی ثابت بماند سپس بایاس مستقیم را برای داشتن حداکثر سرعت ترانزیستور اعمال کرد. سرعت کلیدزنی این عمل باید بسیار زیاد باشد. زمان تأخیر ترانزیستور در کلیدزنی ولتاژ زیرلایه متأثر از میزان ناخالصی زیرلایه است و هر چه میزان ناخالصی زیر لایه افزایش یابد زمان تأخیر کمتر خواهد بود. به‌نحوی‌که برای غلظت زیر لایه برابر10¹⁵ زمان تأخیر 1 میکروثانیه است و برای غلظت زیرلایه برابر 10¹⁸ این زمان به 0.03 نانوثانیه کاهش می‌یابد. درنتیجه غلظت زیرلایه بر زمان روشن شدن ترانزیستور اثر دارد و باید به‌عنوان یک فاکتور مهم در طراحی مدار لحاظ گردد، چراکه وقتی ترانزیستور به حالت پایدار برسد، زمان تأخیر می‌تواند باعث ایجاد نویز و جیتر در سیگنال خروجی مدارات دیجیتال شود.</span></strong> <div style="text-align: justify;">In this paper, for the first time, the effect of the substrate doping of 22nm double-insulating UTBB silicon-on-insulator device on the switching performance and turn-on delay of the transistor is investigated. In UTBB devices, the substrate voltage is varied from positive to zero then negative voltages to trade-off transistor speed against the leakage current. Various circuit design procedures are followed to accomplish dynamic frequency-voltage scaling (DVFS). The switching delay from positive to negative substrate voltages are often considered negligible in comparison with typical 1 mS delay of the switching circuit itself. We show that the transistor switching delay is completely comparable with that of the switching circuit at the substrate doping of 10¹⁵ cm^-3. Indeed, at this doping, the transistor delay is 1 mS and as the substrate doping increases to 10¹⁸ cm^-3, the delay reduces to 0.03 nS. Therefore, the substrate doping directly influences the switching delay and output voltage settling time of the transistor and if ignored, will result in increased noise and degraded jitter performance.</div> تمام تخلیه, سیلیکون روی عایق, بدنه و لایه اکسید بسیار نازک, ترانزیستور اثر میدان Fully Depleted, Double-Insulating Silicon-on-Insulator, Ultra Thin Body and BOX, MOSFET. 37 43 http://jiaeee.com/browse.php?a_code=A-10-1620-1&slc_lang=fa&sid=1 arash daghighi آرش دقیقی daghighi-a@eng.sku.ac.ir 10031947532846009230 10031947532846009230 Yes Faculty of Engineering, Shahrekord University دانشکده فنی و مهندسی، دانشگاه شهرکرد، شهرکرد zahra hoseini زهرا حسینی zahra.hoseini736@gmail.com 10031947532846009231 10031947532846009231 No Faculty of Engineering, Shahrekord University دانشکده فنی و مهندسی، دانشگاه شهرکرد، شهرکرد