fa طراحی و شبیه سازی یک واحد حساب و منطق 64×64 بیتی با سرعت کلاک 2 گیگا هرتز در تکنولوژی 130 نانومتر الکترونیک Electronic پژوهشي Research <strong><span dir="RTL">در این مقاله هدف طراحی یک واحد حساب و منطق 64</span><span dir="RTL">&times;</span><span dir="RTL">64 بیتی با توان، تأخیر پایین و سرعت بالا می باشد. واحد حساب و منطق عملیات محاسباتی نظیر جمع و ضرب را انجام می دهد. جمع کننده ها نقش مهمی در واحد حساب و منطق دارند. برای طراحی جمع کننده، از ترکیب جمع کننده های انتخاب کننده ی نقلی و جمع کننده پیش بینی کننده نقلی و همچنین از مدار </span><span dir="RTL">&quot;</span><span dir="RTL">جمع کننده با یک</span><span dir="RTL">&quot;</span><span dir="RTL"> برای دستیابی به سرعت بالا و سخت افزار کم استفاده شده است. در طراحی ضرب کننده از الگوریتم بوث و از ساختار والاس استفاده شده است. ضرب کننده ارائه شده بر اساس تکنیک خط لوله می باشد. در ساختار والاس از کمپرسورها برای فشرده سازی حاصلضرب های جزئی استفاده شده است. استفاده از الگوریتم بوث برای تولید حاصلضرب های جزئی، منجر به بهبود سرعت ضرب کننده شده است. تأخیر و توان مصرفی بدست آمده برای جمع کننده&nbsp; 64 بیتی در ولتاژ تغذیه</span> <span dir="RTL">3</span>.<span dir="RTL">1 ولت و فرکانس</span> <span dir="RTL">2 گیگا هرتز به ترتیب برابر 112 پیکو ثانیه و</span> <span dir="RTL">12 میلی وات و برای ضرب کننده، تأخیر برابر با</span> <span dir="RTL">291 پیکوثانیه و توان 950 میلی وات می باشد. ساختارهای ارائه شده با استفاده از تکنولوژی </span>CMOS 130nm<span dir="RTL"> پیاده سازی شده اند.</span></strong> The purpose of this paper is to design a 64&times;64 bit low power, low delay and high speed Arithmetic Logic Unit (ALU). Arithmetic Logic Unit performs arithmetic operation like addition, multiplication. Adders play important role in ALU. For designing adder, the combination of carry lookahead adder and carry select adder, also add-one circuit have been used to achieve high speed and low area. In multiplier design, Booth algorithm and Wallace tree structure have been used. The proposed multiplier is based on Pipeline technique. In Wallace structure, compressors are used for partial product accumulation. By use of booth algorithm to generate partial product, speed of pipeline multiplier has been improved. Achieved delay and power consumption for 64 bit adder under supply voltage of 1.3V and 2GHz frequency are 112ps and 12mw, respectively and for multiplier, delay and power consumption are 291ps and 950mw. The presented structures have been implemented in TSMC 130nm CMOS technology.<br> <br> <br> &nbsp; جمع کننده انتخاب کننده نقلی, جمع کننده پیش بینی کننده نقلی, ضرب کننده, الگوریتم بوث, حاصلضرب جزئی, پایپ لاین, تأخیر, توان مصرفی Carry Select Adder, Carry Lookahead Adder, Multiplier, Booth algorithm, Partial Product, Pipeline, Delay, Power consumption 81 91 http://jiaeee.com/browse.php?a_code=A-10-922-2&slc_lang=fa&sid=1 Maryam Sistanizadeh مریم سیستانی زاده Electronic2018.ms@gmail.com 10031947532846009245 10031947532846009245 No Department of Electrical Engineering, Khoy Branch, Islamic Azad University, Khoy, Iran گروه مهندسی برق، واحد خوی، دانشگاه آزاد اسلامی، خوی Reza Hosseini رضا حسینی hosseini@iaukhoy.ac.ir 10031947532846009246 10031947532846009246 Yes Department of Electrical Engineering, Khoy Branch, Islamic Azad University, Khoy, Iran گروه مهندسی برق، واحد خوی، دانشگاه آزاد اسلامی، خوی