fa طراحی PLL دو حلقه ای مبتنی بر آشکارسازی فاز پنجره‌ای با سرعت قفل بالا، توان مصرفی و اسپور مرجع پایین الکترونیک Electronic پژوهشي Research <div style="text-align: justify;"><span style="color:black;"><span style="font-family:b nazanin;"><span style="font-size:11.0pt;">در این مقاله حلقه قفل فاز دو حلقه&shy;ای با سرعت قفل بالا، توان مصرفی پایین و اسپور مرجع پایین ارائه شده است. فرکانس خروجی مدار طراحی شده </span></span></span><span dir="LTR"><span style="color:black;"><span style="font-size:10pt;">3.2 GHz</span></span></span><span style="color:black;"><span style="font-family:b nazanin;"><span style="font-size:11.0pt;"> و فرکانس مرجع </span></span></span><span dir="LTR"><span style="color:black;"><span style="font-size:10pt;">50 MHz</span></span></span><span style="color:black;"><span style="font-family:b nazanin;"><span style="font-size:11.0pt;"> می&shy;باشد و مناسب برای کاربرد وایمکس می&shy;باشد. در این طراحی پس از قفل نهایی قسمتی از مدار تاثیری در عملکرد مدار نداشته و می&shy;توان آنها را غیرفعال کرد، لذا توان مصرفی بسیار پایین می&shy;باشد. روش آشکارسازی فاز، آشکارسازی پنچره&shy;ای است. ساختار پمپ بار پیشنهادی به گونه&shy;ای می&shy;باشد که سبب کاهش اسپور مرجع می&shy;شود. همچنین از یک ساختار جدید حلقه قفل فرکانس، جهت کاهش زمان قفل حلقه استفاده شده است.<br> شبیه&shy;سازی مدار پیشنهادی با استفاده از بسته طراحی تکنولوژی </span></span></span><span dir="LTR"><span style="color:black;"><span style="font-size:10pt;">0.18 &micro;m CMOS-RF</span></span></span><span style="color:black;"><span style="font-family:b nazanin;"><span style="font-size:11.0pt;"> انجام شده است. در ساختار پیشنهادی اسپور مرجع برابر با </span></span></span><span dir="LTR"><span style="color:black;"><span style="font-size:10pt;">-74dBc</span></span></span><span style="color:black;"><span style="font-family:b nazanin;"><span style="font-size:11.0pt;"> ، زمان قفل </span></span></span><span dir="LTR"><span style="color:black;"><span style="font-size:10pt;">1.9 &micro;s</span></span></span><span style="color:black;"><span style="font-family:b nazanin;"><span style="font-size:11.0pt;"> و توان مصرفی </span></span></span><span dir="LTR"><span style="color:black;"><span style="font-size:10pt;">4.15 mw</span></span></span><span style="color:black;"><span style="font-family:b nazanin;"><span style="font-size:11.0pt;"> حاصل شده است.</span></span></span></div> <div style="text-align: justify;">In this paper, a dual loop PLL with short locking time, low power consumption and low reference spur is presented. The output frequency and reference frequency of the designed circuit are 3.2 GHz and 50 MHz, respectively, aimed to WiMAX applications. In the proposed circuit in locked state, some parts of the circuit could be powered off, to reduce overall power consumption. Phase detection in the circuit is based on Aperture Phase Detection (APD) method. In addition, the proposed charge pump reduces reference spur. The proposed structure of the frequency locked loop reduces the locking time. To evaluate the proposed approch, we simulated the designed PLL using the foundry design kit for 0.18&mu;m CMOS technology.&nbsp; The spur level and lock time of the proposed circuit is -74dBc and&nbsp; 1.9 &mu;s, respectively, implying 5dB improvement in spur level and 32% improvement in lock time compared with the previously proposed circuits. The power consumption of the proposed circuit is 4.15 mW.&nbsp;&nbsp;<br> &nbsp;</div> حلقه قفل فاز, سرعت قفل حلقه, اسپور مرجع, آشکارساز فاز پنجره‌ای, پمپ بار, تقسیم کننده فرکانس, نوسان‌ساز کنترل شونده با ولتاژ Phase Locked Loop, Locking Time, Reference Spur, Aperture Phase Detector, Charge Pump, Frequency Divider, VCO 87 96 http://jiaeee.com/browse.php?a_code=A-10-1-231&slc_lang=fa&sid=1 M. Abedi مصطفی عابدی mostafa.abedi64@yahoo.com 10031947532846001503 10031947532846001503 Yes - دانشکده مهندسی برق- دانشگاه علم و صنعت ایران- تهران- ایران J. Yavand Hasani جواد یاوند حسنی yavand@iust.ac.ir 10031947532846001504 10031947532846001504 No - دانشکده مهندسی برق- دانشگاه علم و صنعت ایران- تهران- ایران