fa بررسی اثر کاشت سورس - درین بر مقاومت کانال در ترانزیستور سیلیکون روی الماس با عایق دولایه الکترونیک Electronic پژوهشي Research <span style="font-size:12pt"><span style="direction:rtl"><span style="unicode-bidi:embed"><span new="" roman="" style="font-family:" times=""><b><span lang="FA" style="font-size:11.0pt"><span b="" nazanin="" style="font-family:">در این مقاله، به بررسی و شبیه‌سازی جامع <a name="_Hlk158592667">مقاومت سورس و درین </a>(</span></span></b><span dir="LTR" style="font-size:11.0pt">R_sd</span><b><span lang="FA" style="font-size:11.0pt"><span b="" nazanin="" style="font-family:">) در <a name="_Hlk158593079">ترانزیستورهای سیلیکون روی الماس&nbsp; با عایق دولایه </a>(</span></span></b><span dir="LTR" style="font-size:11.0pt">DI-SOI</span><b><span lang="FA" style="font-size:11.0pt"><span b="" nazanin="" style="font-family:">) با کانال 22 نانومتر پرداخته می‌شود. برای اولین بار، اثر ناحیه کاشت یونی با ابعاد مختلف (حالت صفر و حالت &nbsp;کمینه) بر مقاومت سورس و درین به طور کامل بررسی و شبیه‌سازی شده است. نتایج شبیه‌سازی نشان می‌دهد که مقاومت سورس و درین به طور قابل توجهی تحت تأثیر ابعاد و نوع ناحیه کاشت یونی قرار می‌گیرد. بهینه‌سازی ابعاد و نوع ناحیه یونی می‌تواند این مقاومت را تا 5 برابر کاهش دهد. این مطالعه نشان می‌دهد که استفاده از ناحیه یونی با ابعاد و نوع مناسب می‌تواند به طور قابل توجهی مقاومت سورس و درین را در ترانزیستورهای سیلیکون روی الماس با عایق دولایه با کانال 22 نانومتر کاهش دهد. این امر می‌تواند به بهبود عملکرد و کارایی این ترانزیستورها در کاربردهای مختلف الکترونیکی منجر شود.</span></span></b></span></span></span></span><br> <span style="font-size:13pt"><span style="direction:rtl"><span style="unicode-bidi:embed"><span new="" roman="" style="font-family:" times=""><span style="font-weight:bold"><span lang="FA" style="font-size:14.0pt"><span style="font-family:"B Nazanin""></span></span></span></span></span></span></span> <span style="font-size:13pt"><span new="" roman="" style="font-family:" times=""><span style="font-weight:bold"><span style="font-size:10.0pt"><span style="font-weight:normal">In this paper, a comprehensive investigation and simulation of the source/drain (S/D) resistance (Rsd) in 22 nm channel length double-insulating (DI) silicon-on-diamond (SOD) metal-oxide-semiconductor field-effect transistors (MOSFETs) is presented. For the first time, the effect of the S/D ion implantation region with different dimensions on Rsd is thoroughly investigated and simulated. Simulation results demonstrate that Rsd is significantly affected by the dimensions and type of the S/D ion implantation region. Optimizing the dimensions and type of the S/D region can reduce Rsd by up to 5 times. This study reveals that employing a properly designed S/D region can considerably reduce Rsd in 22 nm channel length DI-SOD MOSFETs. This can lead to improved performance and efficiency of these transistors in various electronic applications. &nbsp;</span></span></span></span></span><br> <br> &nbsp; سیلیکون روی عایق, سیلیکون روی الماس, سیلیکون روی الماس با عایق دولایه, مقاومت سورس و درین, مقاومت کانال, ماسفت Double-insulated silicon-on-diamond MOSFETs, Source/drain resistance, Silicon-on-insulator MOSFET, MOSFET, Silicon-on-Diamond 49 55 http://jiaeee.com/browse.php?a_code=A-10-2549-3&slc_lang=fa&sid=1 Afshin Dadkhah افشین دادخواه afshin.dadkhah17@gmail.com 100319475328460013004 100319475328460013004 No Shahrekord University دانشکده فنی و مهندسی - دانشگاه شهرکرد Arash Daghighi آرش دقیقی daghighi-a@sku.ac.ir 100319475328460013005 100319475328460013005 Yes Shahrekord University دانشکده فنی و مهندسی - دانشگاه شهرکرد Vahid Hatami وحید حاتمی vahid.etc5@gmail.com 100319475328460013006 100319475328460013006 No Shahrekord University دانشکده فنی و مهندسی - دانشگاه شهرکرد Erfan Mohammadi عرفان محمدی ermo7117@gmail.com 100319475328460013007 100319475328460013007 No Department of Electrical Engineering and Computer Science دانشکده برق و کامپیوتر، دانشگاه صنعتی اصفهان