fa حلقۀ قفل تأخیر پهن باند با پمپ بار خودتنظیم و بدون مشکل عدم تطبیق الکترونیک Electronic پژوهشي Research <p style="text-align: justify;">چکیده: برای داشتن نرخ داده&shy; با پهنای&shy;باند وسیع بین قطعات الکترونیکی نیاز به استفاده از تکنولوژی پیشرفتۀ مدیریت کلاک مانند حلقۀ قفل تأخیر (DLL )می&shy;باشد. با استفاده از DLL می&shy;توان هم&shy;زمانی دقیقی بین سیگنال&shy;های کلاک داخلی و خارجی ایجاد کرد. در این مقاله، یک DLL مناسب برای سیستم‌های واسطۀ سرعت بالا در حافظه‌ها و I/Oها با استفاد از ترکیب مدارهای دیجیتال و آنالوگ، طراحی و سپس با استفاده از نرم&shy;افزار 2008 ADS بر مبنای تکنولوژی &micro;m 18/0TSMC CMOSRF و ولتاژ تغذیۀ 8/1 ولت در سطح ترانزیستور شبیه&shy;سازی شده است. در طراحی آن روش قفل با دو دورۀ تناوب برای افزایش بازۀ فرکانس ورودی خط تأخیر به کار رفته است. علاوه&shy; برآن مدار جدیدی برای بلوک پمپ &shy;بار معرفی شده است که به کمک آن مشکل عدم تطبیق جریان&shy;ها حل شده و در نتیجه جیتر و خطای فاز استاتیکی در حد مطلوبی کاهش یافته است. در نهایت حلقۀ قفل تأخیری با پهنای باند مفید MHz540 و جیتر مؤثر psec1/4 در MHz820 حاصل شده است، که در آن اتلاف توان نیز کاهش قابل توجهی پیدا کرده است، به طوری&shy;که توان مصرفی حلقه در فرکانس MHz820 برابر mW 13/4 می&shy;باشد.</p> <p style="text-align: justify;"></p> <p></p> <p style="text-align: justify;"><span style="text-align: justify;">Almost all logic systems have a main clock signal in order to provide a common timing reference for all of the components in the system. Supporting the highest bandwidth data rates among devices requires advanced clock management technology such as delay-locked loops (DLLs). The DLL circuitry allows for very precise synchronization of external and internal clocks. In this paper a low jitter and wide operation range Mixed-Mode Delay Locked Loop is presented. A multiperiod-locked technique is used to enhance the input frequency Range. Moreover, a new CP is proposed to suppress mismatch problem in single ended CPs. In this way jitter and static phase error specifications have been improved. The designed circuit has been simulated in ADS software, using TSMC 0.18 um CMOS process at 1.8V supply voltage. Simulation results show that the frequency range of the suggested DLL is from 170 to 1100 MHz. The rms jitter and power dissipation of the designed circuit at 1100 MHz are 3.3 psec and 4.554 mW, respectively.</span></p> حلقۀ قفل تأخیر, پمپ بار, مدار تشخیص دهندۀ فاز, جیتر, پهنای باند. Delay-Locked-Loop, Charge Pump, Phase Detector, Jitter, Band-Wide. 1 12 http://jiaeee.com/browse.php?a_code=A-10-1-124&slc_lang=fa&sid=1 M. Moazedi مریم معاضدی 1003194753284600461 1003194753284600461 Yes S. A. Abrishamifar سید ادیب ابریشمی فر 1003194753284600462 1003194753284600462 No