RT - Journal Article T1 - A High-Speed Dual-Bit Parallel Adder based on Carbon Nanotube ‎FET technology for use in arithmetic units JF - jiaeee YR - 2023 JO - jiaeee VO - 20 IS - 1 UR - http://jiaeee.com/article-1-1322-fa.html SP - 107 EP - 118 K1 - Dual Bit Parallel Adder K1 - CNFET K1 - Data path delay K1 - Arithmetic circuits AB - در این مقاله یک جمع کننده‌ دو بیتی موازی براساس تابع اقلیت و با استفاده از تکنولوژی ترانزیستورهای نانو لوله کربنی پیشنهاد شده است. ترانزیستورهای نانو لوله کربنی‎(CNFET)‎‏ ویژگی ‏های قابل توجهی دارند؛ امکان داشتن چند سطح ولتاژ آستانه از مزایای ترانزیستورهای نانو لوله کربنی است که منجر به استفاده گسترده از آنها در طراحی مدارهای دیجیتال شده است. هدف ‏اصلی از طراحی مدار جمع کننده دو بیتی پیشنهادی کاهش تاخیر مسیر داده در مدارهای جمع کننده است. طرح پیشنهادی تاثیر مثبتی بر روی پارامترهای سرعت و توان مصرفی از طریق کوتاه کردن مسیر داده دارد‎.‎‏ به منظور ارزیابی طرح پیشنهادی شبیه سازی های متنوعی با استفاده ‏از نرم افزار ‏Synopsys HSPICE‏ و با تکنولوژی ‏‎32nm CNFET‎‏ و ‏‎32nm CMOS انجام شده است. مدار جمع کننده دو بیتی پیشنهادی با پنج ‏مدار جمع کننده دو بیتی دیگر که با استفاده از‎ ‎پنج سلول تمام جمع کننده مختلف پیاده سازی شده اند، در پارامترهای توان مصرفی، سرعت و حاصاضرب تاخیر در توان (‏Power Delay ‎Product (PDP)‎‏) مقایسه شده است. جهت بررسی کارایی طرح های مختلف در مدارهای بزرگتر، مدارهای جمع کننده 4 بیتی و 8 بیتی شبیه سازی شده است. بر اساس نتایج به دست آمده طرح پیشنهادی به دلیل کوتاه کردن مسیر داده سریعتر از سایر طرح ها است. نتایج شبیه سازی کارایی بالاتر طرح پیشنهادی را با احترام به سایر طرح ها تائید می کند. LA eng UL http://jiaeee.com/article-1-1322-fa.html M3 10.52547/jiaeee.20.1.107 ER -