یوسف مافی، دکتر سیدعلی حسینی،
دوره ۲۰، شماره ۱ - ( ۱-۱۴۰۲ )
چکیده
در این مقاله ساختاری جدید از آدرس دیکودرها (Address Decoder) بر مبنای فلیپ فلاپ (Flip Flop) برای بخش بیدارکننده سختافزارهای بیسیم که با جذب انرژی محیط روشن نگاه داشته می شوند، ساختار پیشنهادشده برای آدرس دیکودر دیجیتال فوق کمتوان در مقایسه با ساختار آدرس دیکودر دیجیتال متداول بسیار کمتوان بوده و در سیستمهایی با طول آدرس بلندتر و نرخ داده بالاتر به همان میزان توان مصرفی پایین خواهد داشت. بهمنظور کاهش توان مصرفی، در ساختار پیشنهادی از مدار دیجیتال با ساختار ترتیبی و مدارهای مقایسهگر و فعالگر و طراحی حالت خواب برای فلیپ فلاپها استفاده شده است و میزان تأخیر فعال شدن فلیپ فلاپها جهت محاسبه تأخیر در پاسخدهی مدار بر اساس میزان توان ایستا ناشی از روشن بودن ماسفتها بررسی میشود. شبیهسازی ساختارهای پیشنهادی بر اساس فناوری nm CMOS ۳۲ با ابزار شبیهسازی Hspice نشان میدهد که در ساختارهایی با طول آدرس ۶۴ بیت و نرخ داده ورودی ۱۰۰ کیلوبیت بر ثانیه در مقایسه با ساختار متداول بیش از ۹۰% کاهش توان مصرفی خواهیم داشت. همچنین مقایسه نتایج باکارهای مشابه و اضافه کردن بخش گیرندهی مخابراتی از کارهای مشابه کاهش ۵۰% از توان مصرفی سیستم بیدارکننده را گزارش میدهد.