نشریه مهندسی برق و الکترونیک ایران الکترونیک ایران

چکیده: برای داشتن نرخ داده­ با پهنای­باند وسیع بین قطعات الکترونیکی نیاز به استفاده از تکنولوژی پیشرفتۀ مدیریت کلاک مانند حلقۀ قفل تأخیر (DLL )می­باشد. با استفاده از DLL می­توان هم­زمانی دقیقی بین سیگنال­های کلاک داخلی و خارجی ایجاد کرد. در این مقاله، یک DLL مناسب برای سیستم‌های واسطۀ سرعت بالا در حافظه‌ها و I/Oها با استفاد از ترکیب مدارهای دیجیتال و آنالوگ، طراحی و سپس با استفاده از نرم­افزار ۲۰۰۸ ADS بر مبنای تکنولوژی µm ۱۸/۰TSMC CMOSRF و ولتاژ تغذیۀ ۸/۱ ولت در سطح ترانزیستور شبیه­سازی شده است. در طراحی آن روش قفل با دو دورۀ تناوب برای افزایش بازۀ فرکانس ورودی خط تأخیر به کار رفته است. علاوه­ برآن مدار جدیدی برای بلوک پمپ ­بار معرفی شده است که به کمک آن مشکل عدم تطبیق جریان­ها حل شده و در نتیجه جیتر و خطای فاز استاتیکی در حد مطلوبی کاهش یافته است. در نهایت حلقۀ قفل تأخیری با پهنای باند مفید MHz۵۴۰ و جیتر مؤثر psec۱/۴ در MHz۸۲۰ حاصل شده است، که در آن اتلاف توان نیز کاهش قابل توجهی پیدا کرده است، به طوری­که توان مصرفی حلقه در فرکانس MHz۸۲۰ برابر mW ۱۳/۴ می­باشد.