دوره 18، شماره 4 - ( مجله مهندسی برق و الکترونیک ایران - جلد 18 شماره 4 1400 )
جلد 18 شماره 4 صفحات 196-185 |
برگشت به فهرست نسخه ها
Download citation:
BibTeX | RIS | EndNote | Medlars | ProCite | Reference Manager | RefWorks
Send citation to:
BibTeX | RIS | EndNote | Medlars | ProCite | Reference Manager | RefWorks
Send citation to:
Sharafinejad R, Alizadeh B. Formal Verification of System-Level Power Management Architecture in Modern Processors. Journal of Iranian Association of Electrical and Electronics Engineers 2021; 18 (4) :185-196
URL: http://jiaeee.com/article-1-930-fa.html
URL: http://jiaeee.com/article-1-930-fa.html
شرفی نژاد سید رضا، علیزاده بیژن. درستی‌سنجی صوری معماری مدیریت توان در سطح سیستم برای پردازنده های مدرن. نشریه مهندسی برق و الکترونیک ایران. 1400; 18 (4) :185-196
پردیس دانشکده‌های فنی دانشگاه تهران - دانشکده مهندسی برق و کامپیوتر
چکیده: (2015 مشاهده)
همچنانکه که بر پیچیدگی طراحی‌های توان پایین افزوده می‌شود، ابزار‌های خودکارِ کارآمدتری به منظور درستی‌سنجی عملکرد آن‌ها مورد نیاز است. درستی‌سنجی همزمان عملکرد طراحی‌ها و سازگاری بخش کنترلی مدیریت توان با هدف توان پایین آن‌ها یکی از چالش‌های بزرگ است. این مقاله روشی ارائه می‌دهد که این مشکل را در پردازنده‌های مدرن توان پایین پیچیده که دارای ده‌ها حوزه توانی هستند، حل نماید. برای اطمینان از این که عملکرد پردازنده پس از قرار گرفتن بخش کنترل مدیریت توان تغییر نمی‌کند، بررسی برابری کارآمدی بین مدل پیادهسازی توان پایین و مدل مشخصه آن انجام می‌شود. با این حال، این نوع درستی‌سنجی به دلیل رفتار غیرعملکردی استراتژی‌های مدیریت توان در سطح سیستم کافی نیست. بنابراین، روش پیشنهادی سازگاری بین PMU و UPF را به وسیله قوانین توانی سطح بالای استخراج شده از UPF بررسی می‌کند. نتایج تجربی نشان می‌دهد که روش پیشنهادی نه تنها به طراحان کمک می‌کند تا یک کنترلکننده مدیریت توان سطح بالای صحیح بسازند بلکه همچنین بتوانند ایرادهای عملکردی توان پایین در طراحی‌شان را شناسایی کنند.
ارسال پیام به نویسنده مسئول
| بازنشر اطلاعات | |
 |
این مقاله تحت شرایط Creative Commons Attribution-NonCommercial 4.0 International License (CC BY NC 4.0) قابل بازنشر است. |
