Journal of Iranian Association of Electrical and Electronics Engineers
نشریه مهندسی برق و الکترونیک ایران
Journal of Iranian Association of Electrical and Electronics Engineers
Engineering & Technology
http://jiaeee.com
1
admin
2676-5810
2676-6086
8
10.61186/jiaeee
14
8888
13
fa
jalali
1398
4
1
gregorian
2019
7
1
16
2
online
1
fulltext
fa
کاهش سختافزار و توان نویز کوانتیزه در مدولاتورهای دلتا-سیگمای دیجیتال و پیاده سازی توسط زبان توصیف سختافزار VHDL
Decrease in Hardware Consumption and Quantization Noise of Digital Delta-Sigma Modulators and Implementation by VHDL
الکترونیک
Electronic
پژوهشي
Research
<div dir="ltr"><span style="font-family:b nazanin;"><span style="font-size:11.0pt;">DOR: </span></span><span style="color: rgb(255, 255, 255); font-family: yekan; font-size: 16px; text-align: center; background-color: rgb(75, 72, 70);">98.1000/1735-7152.1398.16.101.0.2.1603.76</span></div>
<br>
<span style="font-family:b nazanin;"><span style="font-size:11.0pt;">در این مقاله یک ساختار جدید برای مدولاتور دلتا-سیگمای دیجیتال پیشنهاد شده است، که علاوه­بر کاهش سختافزار مبتنی بر روش تودرتو، سطح توان نویز کوانتیزه خروجی و شاخک­های موجود در آن نسبت به معماری­های</span></span> <span style="font-family:b nazanin;"><span style="font-size:11.0pt;">قبلی کاهش یافته است. به­منظور کاهش تاخیر مدار، توان مصرفی و افزایش فرکانس بیشینه از جمع­کننده­های پایپ­لاین و پرش رقم ­نقلی استفاده شده</span></span> <span style="font-family:b nazanin;"><span style="font-size:11.0pt;">است. شبیه­سازی ساختار پیشنهادی نشان می­دهد که نویز کوانتیزه</span></span><span dir="LTR" style="font-weight:normal;"><span style="font-size:10.0pt;">dB </span></span><span style="font-family:b nazanin;"><span style="font-size:11.0pt;">15 نسبت ­به معماری مرسوم کاهش می یابد. همچنین نتایج پیاده­سازی دیجیتال کاهش 20% سخت­افزار، 15% توان مصرفی و افزایش 3 برابری فرکانس کاری بیشینه را گزارش می­دهد.</span></span><span dir="LTR" style="font-weight:normal;"><span style="font-size:10.0pt;"></span></span>
A new structure is presented for digital delta-sigma modulator (DDSM). Novel architecture decreases hardware consumption, output quantization noise and spurs in Comparison to previous architectures. In order to reduce the delay, power consumption and increase maximum working frequency, the pipelining technique and the carry skip adder are used. Simulation proposed architecture shows that the quantization noise is declined as 15dB compared to 13-bit conventional third-order modulator. Furthermore, the results of digital implementation report significant reduction in the hardware consumption, the power consumption and increase 3 times in the maximum working frequency.<strong><span dir="RTL"></span></strong>
مدولاتور دلتا-سیگمای دیجیتال, معماری تودرتو, نویز کوانتیزه, شاخک, پایپلاین, جمعکنندهی پرش رقم نقلی, ترکیب کننده فرکانس کسری
Delta-sigma modulator, Nested architecture, Quantization noise, Spur, Pipelined adder, Carry skip adder, Fractional frequency synthesizer
101
112
http://jiaeee.com/browse.php?a_code=A-10-1-282&slc_lang=fa&sid=1
Mehdi
Tiznobeyk
مهدی
تیزنوبیک
m.tiznobeyk@gmail.com
10031947532846004619
10031947532846004619
Yes
Department of Electrical Engineering, Faculty of Engineering,Shahid Chamran University of Ahvaz, Ahvaz, Iran
گروه برق - دانشکده مهندسی - دانشگاه شهید چمران اهواز - اهواز- ایران
Ebrahim
Farshidi
ابراهیم
فرشیدی
farshidi@scu.ac.ir
10031947532846004620
10031947532846004620
No
Department of Electrical Engineering, Faculty of Engineering,Shahid Chamran University of Ahvaz, Ahvaz, Iran
گروه برق - دانشکده مهندسی - دانشگاه شهید چمران اهواز - اهواز- ایران