Journal of Iranian Association of Electrical and Electronics Engineers
نشریه مهندسی برق و الکترونیک ایران
Journal of Iranian Association of Electrical and Electronics Engineers
Engineering & Technology
http://jiaeee.com
1
admin
2676-5810
2676-6086
8
10.61186/jiaeee
14
8888
13
fa
jalali
1394
7
1
gregorian
2015
10
1
12
2
online
1
fulltext
fa
طراحی ضرب کننده فرکانسی بر اساس حلقه قفل شده تاخیر دیجیتالی و با سرعت بالا
Design of a Novel DLL-Based Frequency Multiplier for High Speed Applications
الکترونیک
Electronic
پژوهشي
Research
<p><span dir="RTL">یکی از چالش­های مهم در طراحی ضرب کننده­های فرکانسی براساس حلقه قفل شده تاخیر، کم کردن زمان قفل شدن و همگرایی مدار است. در همین راستا یک ضرب کننده فرکانسی کاملا جدید و دیجیتالی با سرعت قفل شدن بالا در این مقاله طراحی شده است. در این طراحی از یک پردازنده دیجیتالی به جای مدارات آشکار ساز فاز-فرکانس، پمپ بار و فیلتر حلقه استفاده شده است. با توجه به این تغییرات، ساختار ارائه شده دارای زمان قفل شدن کمتری نسبت به مدار متداول ضرب کننده فرکانسی براساس حلقه قفل شده تاخیر خواهد بود. همچنین در راستای تحقق اهداف ارائه شده از الگوریتم گرادیان برای انتخاب بهینه میزان تاخیر هر سلول در مسیر سیگنال استفاده شده است. شایان ذکر است که این ساختار با استفاده از یک پردازشگر دیجیتالی (یا حتی مدار های آنالوگ) مناسب، به سادگی قابل پیاده­سازی است. شبیه سازی کامپیوتری (نرم افزار متلب) نیز برای اثبات مزایای این طراح جدید، در حالتی که مسیر سیگنال دارای 11 سلول تاخیر است و فرکانس ورودی 300 مگا هرتز است، ارائه شده است. نتایج شبیه سازی نشان می­دهد که فرکانس خروجی 11 برابر فرکانس ورودی (3/3 گیگا هرتز) بوده و زمان قفل شدن حدود 17 نانو ثانیه و معادل با 5 سیکل کلاک ورودی می باشد. تمامی پیش بینی های تحلیلی نیز توسط شبیه­سازی تایید شده است.</span></p>
<p>Lock and settling times are two parameters which are of high importance in design of DLL-based frequency multipliers. A new architecture for DLL-based frequency multipliers in digital domain is designed in this paper. In the proposed architecture instead of using charge pump, phase frequency detector and loop filter a digital signal processor is used. Gradient algorithm is used in the proposed circuit to improve the DLLs parameter. The architecture can be easily implemented by simple digital signal processor (even with analog circuits). Also, simulations are provided in a case of 11 delay cells and input frequency of 300MHz. The simulation results show that the output frequency is 11 times of reference frequency (3.3 GHz) and lock time is equal to 17ns (5 cycles of reference clock). The simulation results confirm the analytical predictions</p>
حلقه قفل شده تاخیر, الگوریتم گرادیان, ضرب کننده فرکانسی, زمان قفل شدن, بهینه سازی.
Delay Locked Loop, Gradient Algorithm, Frequency synthesizer, Lock time, Optimization.
39
46
http://jiaeee.com/browse.php?a_code=A-10-1-70&slc_lang=fa&sid=1
H.
Rahimpour
حمید
رحیم پور
1003194753284600959
1003194753284600959
Yes
M.
Gholami
محمد
غلامی
1003194753284600960
1003194753284600960
No
H.
Miar-Naimi
حسین
میار نعیمی
1003194753284600961
1003194753284600961
No
G.
Ardeshir
غلامرضا
اردشیر
1003194753284600962
1003194753284600962
No