RT - Journal Article T1 - Formal Verification of System-Level Power Management Architecture in Modern Processors JF - jiaeee YR - 2021 JO - jiaeee VO - 18 IS - 4 UR - http://jiaeee.com/article-1-930-fa.html SP - 185 EP - 196 K1 - Formal verification K1 - Power management architecture K1 - System-level K1 - low-power processor AB - همچنانکه که بر پیچیدگی طراحی‌های توان پایین افزوده می‌شود، ابزار‌های خودکارِ کارآمدتری به منظور درستی‌سنجی عملکرد آن‌ها مورد نیاز است. درستی‌سنجی همزمان عملکرد طراحی‌ها و سازگاری بخش کنترلی مدیریت توان با هدف توان پایین‌ آن‌ها یکی از چالش‌های بزرگ است. این مقاله روشی ارائه می‌دهد که این مشکل را در پردازنده‌های مدرن توان پایین پیچیده که دارای ده‌ها حوزه توانی هستند، حل نماید. برای اطمینان از این که عملکرد پردازنده پس از قرار گرفتن بخش کنترل مدیریت توان تغییر نمی‌کند، بررسی برابری کارآمدی بین مدل پیاده­سازی توان پایین و مدل مشخصه آن انجام می‌شود. با این حال، این نوع درستی‌سنجی به دلیل رفتار غیرعملکردی استراتژی‌های مدیریت توان در سطح سیستم کافی نیست. بنابراین، روش پیشنهادی سازگاری بین PMU و UPF را به وسیله قوانین توانی سطح بالای استخراج شده از UPF بررسی می‌کند. نتایج تجربی نشان می‌دهد که روش پیشنهادی نه تنها به طراحان کمک می‌کند تا یک کنترل­کننده مدیریت توان سطح بالای صحیح بسازند بلکه همچنین بتوانند ایرادهای عملکردی توان پایین در طراحی‌شان را شناسایی کنند. LA eng UL http://jiaeee.com/article-1-930-fa.html M3 10.52547/jiaeee.18.4.185 ER -