مجله مهندسی برق و الکترونیک ایران - جلد 17 شماره 4                   برگشت به فهرست مقالات | برگشت به فهرست نسخه ها

XML English Abstract Print


دانشگاه شهرکرد
چکیده:   (194 مشاهده)
در این مقاله ابتدا ساختار ترانزیستورهای UTBB تمام تخلیه سیلیکون روی عایق دو لایه را بررسی می‌کنیم. اهمیت محاسبه زمان تأخیر برای ترانزیستورهای UTBB تمام تخلیه سیلیکون روی عایق در آنجا دیده می‌شود که علی‌رغم فواید بایاس مستقیم زیرلایه  همیشه نمی‌توان به زیرلایه بایاس مستقیم اعمال کرد و برای داشتن مصالحه بین سرعت و نشتی لازم است ابتدا زیرلایه در حالت بدون بایاس باشد تا میزان نشتی ثابت بماند سپس بایاس مستقیم را برای داشتن حداکثر سرعت ترانزیستور اعمال کرد. سرعت کلیدزنی این عمل باید بسیار زیاد باشد. زمان تأخیر ترانزیستور در کلیدزنی ولتاژ زیرلایه متأثر از میزان ناخالصی زیرلایه است و هر چه میزان ناخالصی زیر لایه افزایش یابد زمان تأخیر کمتر خواهد بود. به‌نحوی‌که برای غلظت زیر لایه برابر1015 زمان تأخیر 1 میکروثانیه است و برای غلظت زیرلایه برابر 1018 این زمان به 0.03 نانوثانیه کاهش می‌یابد. درنتیجه غلظت زیرلایه بر زمان روشن شدن ترانزیستور اثر دارد و باید به‌عنوان یک فاکتور مهم در طراحی مدار لحاظ گردد، چراکه وقتی ترانزیستور به حالت پایدار برسد، زمان تأخیر می‌تواند باعث ایجاد نویز و جیتر در سیگنال خروجی مدارات دیجیتال شود.
     
نوع مقاله: پژوهشي | موضوع مقاله: الکترونیک
دریافت: 1398/3/6 | پذیرش: 1399/4/30

ارسال نظر درباره این مقاله : نام کاربری یا پست الکترونیک شما:
CAPTCHA

ارسال پیام به نویسنده مسئول


کلیه حقوق این وب سایت متعلق به نشریه مهندسی برق و الکترونیک ایران می باشد.

طراحی و برنامه نویسی : یکتاوب افزار شرق

© 2020 All Rights Reserved | Journal of Iranian Association of Electrical and Electronics Engineers

Designed & Developed by : Yektaweb