daghighi A, hoseini Z. Investigation and simulation of the effect of Substrate Doping on the Switching Delay of 22nm Double-Insulating UTBB SOI MOSFET. Journal of Iranian Association of Electrical and Electronics Engineers 2021; 18 (1) :37-43
URL:
http://jiaeee.com/article-1-905-fa.html
دقیقی آرش، حسینی زهرا. بررسی و شبیهسازی تأثیر میزان غلظت ناخالصی زیرلایه بر زمان تأخیر کلیدزنی در ترانزیستورهای اثر میدان UTBB 22nm سیلیکون روی عایق دولایه. نشریه مهندسی برق و الکترونیک ایران. 1400; 18 (1) :37-43
URL: http://jiaeee.com/article-1-905-fa.html
دانشکده فنی و مهندسی، دانشگاه شهرکرد، شهرکرد
چکیده: (2101 مشاهده)
در این مقاله ابتدا ساختار ترانزیستورهای UTBB تمام تخلیه سیلیکون روی عایق دو لایه را بررسی میکنیم. اهمیت محاسبه زمان تأخیر برای ترانزیستورهای UTBB تمام تخلیه سیلیکون روی عایق در آنجا دیده میشود که علیرغم فواید بایاس مستقیم زیرلایه همیشه نمیتوان به زیرلایه بایاس مستقیم اعمال کرد و برای داشتن مصالحه بین سرعت و نشتی لازم است ابتدا زیرلایه در حالت بدون بایاس باشد تا میزان نشتی ثابت بماند سپس بایاس مستقیم را برای داشتن حداکثر سرعت ترانزیستور اعمال کرد. سرعت کلیدزنی این عمل باید بسیار زیاد باشد. زمان تأخیر ترانزیستور در کلیدزنی ولتاژ زیرلایه متأثر از میزان ناخالصی زیرلایه است و هر چه میزان ناخالصی زیر لایه افزایش یابد زمان تأخیر کمتر خواهد بود. بهنحویکه برای غلظت زیر لایه برابر1015 زمان تأخیر 1 میکروثانیه است و برای غلظت زیرلایه برابر 1018 این زمان به 0.03 نانوثانیه کاهش مییابد. درنتیجه غلظت زیرلایه بر زمان روشن شدن ترانزیستور اثر دارد و باید بهعنوان یک فاکتور مهم در طراحی مدار لحاظ گردد، چراکه وقتی ترانزیستور به حالت پایدار برسد، زمان تأخیر میتواند باعث ایجاد نویز و جیتر در سیگنال خروجی مدارات دیجیتال شود.
نوع مقاله:
پژوهشي |
موضوع مقاله:
الکترونیک دریافت: 1398/3/6 | پذیرش: 1399/4/30 | انتشار: 1400/1/1