دوره 18، شماره 4 - ( مجله مهندسی برق و الکترونیک ایران - جلد 18 شماره 4 1400 )                   جلد 18 شماره 4 صفحات 105-97 | برگشت به فهرست نسخه ها


XML English Abstract Print


دانشگاه صنعتی شریف، دانشکده برق
چکیده:   (1497 مشاهده)
طراحی عنصر تاخیری که یک بلوک کلیدی در مبدل‌های زمان به دیجیتال (TDC) می‌باشد، یک بخش چالش برانگیز در طراحی حلقه قفل فاز تمام دیجیتال (ADPLL) است. در این مقاله طراحی مدار یک عنصر تاخیری تازه ارایه می‌شود که زمان تاخیر انتشار را کاهش داده و متناسب با آن قدرت تفکیک مبدل زمان به دیجیتال را افزایش می‌دهد. افزون بر آن، حساسیت طرح پیشنهادی به ناهمسانی افزاره‌ها و تغییرات فرایند ساخت نسبت به طرح‌های موجود کمتر است. برای آزمودن و اثبات کارایی طرح جدید، یک مبدل زمان به دیجیتال 8 بیتی تازه طراحی شده است که از یک تقویت کننده زمانی قابل تنظیم استفاده می‌کند و به قدرت تفکیک زیر پیکوثانیه می‌رسد. با استفاده از یک مدار کالیبراسیون تغییرات بهره مربوط به تقویت کننده زمانی به کمتر از %1 کاهش یافته است. نتایج شبیه سازی مداری در فناوری µm CMOS0/18 افزایش %35 در قدرت تفکیک مبدل و کاهش %20 در مصرف توان نسبت به طراحی‌های مرسوم را نشان می‌دهد.
متن کامل [PDF 1246 kb]   (767 دریافت)    
نوع مقاله: پژوهشي | موضوع مقاله: الکترونیک
دریافت: 1397/7/16 | پذیرش: 1398/4/2 | انتشار: 1400/7/22

بازنشر اطلاعات
Creative Commons License این مقاله تحت شرایط Creative Commons Attribution-NonCommercial 4.0 International License (CC BY NC 4.0) قابل بازنشر است.